Ultra96-V2 のDisplayPort にテストパターンを表示する1（プロジェクトの作成）

Ultra96-V2 のDisplayPort にテストパターンを表示してみようということで、”Ultra96のDisplayPortを使用するためのプロジェクトを作成する1(DisplayPort_test_XGA1_sync)”を参照して Vivado 2018.3 の DisplayPort_test_XGA1_sync_V2 プロジェクトを作成した。

Vivado 2018.3 を立ち上げて DisplayPort_test_XGA1_sync_V2 プロジェクトを作成した。途中のダイアログの設定を示す。
まずは、プロジェクトのロケーションとプロジェクト名を示す。


Ultra96V2 のボード・ファイルを適用する。


サーマリ。


DisplayPort_test_XGA1_sync_V2 プロジェクトが作成された。


”Ultra96のDisplayPortを使用するためのプロジェクトを作成する1(DisplayPort_test_XGA1_sync)”のプロジェクトから axi2video_out_IP と pattern_gen_axis_IP をコピーした。


Zynq UltraScale+ MPSoC をAdd IP した。


Run Block Automation をクリックした。
表示されたダイアログをデフォルトのまま、OK ボタンをクリックした。PS に設定が入力される。


Ultra96V2 の設定が反映された。


Zynq UltraScale+ MPSoC をダブルクリックして設定を行う。
PS-PL Configuration で Live Video を 1 にして、AXI_HPM1FPD のチェックを外した。


次にDDR Configuration だが、”Ultra96のDisplayPortを使用するためのプロジェクトを作成する1(DisplayPort_test_XGA1_sync)”のDDR Configuration を示す。つまり、Ultra96V1 のDDR の設定だ。


次に、新しいUltra96V2 にDDR Configuration の設定を示す。ひでみさんの「FPGAの内容が薄い本2」に書かれているが、Ultra96V1 とUltra96V2 の設定の違いを示す。

項目　　　　　　　　　　　　　　　　　　　　Ultra96V1　　 Ultra96V2
DRAM Device Capacity(per 32-bit channel)　　8192 MBits　16384 MBits
Row Address Count(Bits)　　　　　　　　　　 15　　　　　　16
Dual Rank　　　　　　　　　　　　　　　　　 チェック　　チェック無し

Clock Configuration では、PL0 を 220 MHz に設定した。


Zynq UltraScale+ MPSoC はこうなった。


axi2video_out_IP と pattern_gen_axis_IP をAdd IP して配線した。


これでブロックデザイン完成。
Address Editor を示す。