Vitis_Accel_Examples の hello_world サンプルをUltra96V2 のプラットフォームでやってみる3

”Vitis_Accel_Examples の hello_world サンプルをUltra96V2 のプラットフォームでやってみる2”の続き。

前回は、xsa ファイル名からPetaLinux のプロジェクト名、Vitis でのプラットフォーム名をすべて ultra96v2_min で統一したら、hello_world サンプルのビルドが進んだが、TARGET=hw でビルドした時に”ERROR: [CFGEN 83-2299] Clock ID 0 must exist. Please correct the targetted platform.”というエラーが出てしまった。今回は、そのエラーの解消を試みた。

Vivado のブロックデザインで clock のID が 0 のものが必要ということだと思う。それはデフォルトのクロックなのではないだろうか？ということで、Vitis Unified Software Development Platform Documentation の Creating the Hardware Component の Declaring Platform (PFM) Interfaces and Properties の 5. を見ると

Set id = 0.

と書かれている。やはりデフォルトのクロックは id = 0 にする必要があるらしい？　早速やってみよう。

私のデザインでは、デフォルトのクロックは clk_out2 だが、id を見ると 2 になっていた。


id を 0 に変更した。


xsa ファイルを出力した。
cd /home/masaaki/HDL/Ultra96/Vitis_platform/2019.2/Ultra96V2_Platform1/
write_hw_platform -include_bit ultra96v2_min.xsa
validate_hw_platform ./ultra96v2_min.xsa




もう一度、PetaLinux でも ultra96v2_min プロジェクトで、
cd ultra96v2_min
petalinux-config --get-hw-description=~/HDL/Ultra96/Vitis_platform/2019.2/ultra96v2_min/
からやり直した。

Vitis 2019.2 では、ultra96v2_min プラットフォームを削除してもう一度、ultra96v2_min プラットフォームを作り直した。

その上で、もう一度、hello_world サンプルを make した。
make all TARGET=hw DEVICE=ultra96v2_min HOST_ARCH=aarch64 SYSROOT=/media/masaaki/Ubuntu_Disk/tools/Xilinx/PetaLinux/PetaL_Proj/2019.2/ultra96v2_min/images/linux/ultra96v2_min_pkg/pfm/sysroots/aarch64-xilinx-linux/

そうしたら、ビルドはだいたい終了して、いつもの cp のエラーまで進んだ。


hello_world ディレクトリの内容を示す。


hello_world/sd_card ディレクトリの内容を示す。


hello_world のビルドのログを示す。

masaaki@masaaki-H110M4-M01:~/Vitis_Work/Vitis_Accel_Examples/hello_world$ make all TARGET=hw DEVICE=ultra96v2_min HOST_ARCH=aarch64 SYSROOT=/media/masaaki/Ubuntu_Disk/tools/Xilinx/PetaLinux/PetaL_Proj/2019.2/ultra96v2_min/images/linux/ultra96v2_min_pkg/pfm/sysroots/aarch64-xilinx-linux/
/media/masaaki/Ubuntu_Disk/tools/Xilinx/Vitis/2019.2/gnu/aarch64/lin/aarch64-linux/bin/aarch64-linux-gnu-g++ -I..//common/includes/xcl2 -I/media/masaaki/Ubuntu_Disk/tools/Xilinx/PetaLinux/PetaL_Proj/2019.2/ultra96v2_min/images/linux/ultra96v2_min_pkg/pfm/sysroots/aarch64-xilinx-linux//usr//include/xrt -I/media/masaaki/Ubuntu_Disk/tools/Xilinx/Vivado/2019.2/include -Wall -O0 -g -std=c++11 -fmessage-length=0 ..//common/includes/xcl2/xcl2.cpp src/host.cpp  -o 'host'  -L/media/masaaki/Ubuntu_Disk/tools/Xilinx/PetaLinux/PetaL_Proj/2019.2/ultra96v2_min/images/linux/ultra96v2_min_pkg/pfm/sysroots/aarch64-xilinx-linux//usr//lib -lOpenCL -lpthread  -lrt -lstdc++  --sysroot=/media/masaaki/Ubuntu_Disk/tools/Xilinx/PetaLinux/PetaL_Proj/2019.2/ultra96v2_min/images/linux/ultra96v2_min_pkg/pfm/sysroots/aarch64-xilinx-linux/
mkdir -p ./build_dir.hw.ultra96v2_min
v++ -t hw --platform ultra96v2_min --save-temps  --temp_dir ./build_dir.hw.ultra96v2_min -l  -o'build_dir.hw.ultra96v2_min/vadd.xclbin' _x.hw.ultra96v2_min/vadd.xo
Option Map File Used: '/media/masaaki/Ubuntu_Disk/tools/Xilinx/Vitis/2019.2/data/vitis/vpp/optMap.xml'

****** v++ v2019.2 (64-bit)
  **** SW Build 2700185 on Thu Oct 24 18:45:48 MDT 2019
    ** Copyright 1986-2019 Xilinx, Inc. All Rights Reserved.

INFO: [v++ 60-1306] Additional information associated with this v++ link can be found at:
 Reports: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/reports/link
 Log files: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/logs/link
Running Dispatch Server on port:42947
INFO: [v++ 60-1548] Creating build summary session with primary output /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/vadd.xclbin.link_summary, at Mon Nov 18 05:02:19 2019
INFO: [v++ 60-1316] Initiating connection to rulecheck server, at Mon Nov 18 05:02:19 2019
Running Rule Check Server on port:35157
INFO: [v++ 60-1315] Creating rulecheck session with output '/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/reports/link/v++_link_vadd_guidance.html', at Mon Nov 18 05:02:20 2019
INFO: [v++ 60-895]   Target platform: /media/masaaki/Ubuntu_Disk/tools/Xilinx/Vitis/2019.2/platforms/ultra96v2_min/ultra96v2_min.xpfm
INFO: [v++ 60-1578]   This platform contains Xilinx Shell Archive '/media/masaaki/Ubuntu_Disk/tools/Xilinx/Vitis/2019.2/platforms/ultra96v2_min/hw/ultra96v2_min.xsa'
INFO: [v++ 60-629] Linking for hardware target
INFO: [v++ 60-423]   Target device: ultra96v2_min
INFO: [v++ 60-1332] Run 'run_link' status: Not started
INFO: [v++ 60-1443] [05:02:20] Run run_link: Step system_link: Started
INFO: [v++ 60-1453] Command Line: system_link --xo /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/_x.hw.ultra96v2_min/vadd.xo -keep --xpfm /media/masaaki/Ubuntu_Disk/tools/Xilinx/Vitis/2019.2/platforms/ultra96v2_min/ultra96v2_min.xpfm --target hw --output_dir /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int --temp_dir /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link
INFO: [v++ 60-1454] Run Directory: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/run_link
INFO: [SYSTEM_LINK 82-76] Reading emulation BD and HPFM information
INFO: [SYSTEM_LINK 60-1316] Initiating connection to rulecheck server, at Mon Nov 18 05:02:21 2019
INFO: [SYSTEM_LINK 82-70] Extracting xo v3 file /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/_x.hw.ultra96v2_min/vadd.xo
INFO: [KernelCheck 83-118] 'vadd' kernel.xml and component.xml caseness discrepency is being corrected, S_AXI_CONTROL is being replaced by s_axi_control
INFO: [KernelCheck 83-118] 'in1' kernel.xml and component.xml caseness discrepency is being corrected, S_AXI_CONTROL is being replaced by s_axi_control
INFO: [KernelCheck 83-118] 'in2' kernel.xml and component.xml caseness discrepency is being corrected, S_AXI_CONTROL is being replaced by s_axi_control
INFO: [KernelCheck 83-118] 'out_r' kernel.xml and component.xml caseness discrepency is being corrected, S_AXI_CONTROL is being replaced by s_axi_control
INFO: [KernelCheck 83-118] 'size' kernel.xml and component.xml caseness discrepency is being corrected, S_AXI_CONTROL is being replaced by s_axi_control
INFO: [SYSTEM_LINK 82-53] Creating IP database /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link/_sysl/.cdb/xd_ip_db.xml
INFO: [SYSTEM_LINK 82-38] [05:02:21] build_xd_ip_db started: /media/masaaki/Ubuntu_Disk/tools/Xilinx/Vitis/2019.2/bin/build_xd_ip_db -ip_search 0  -sds-pf /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link/ultra96v2_min.hpfm -clkid 0 -ip /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link/iprepo/xilinx_com_hls_vadd_1_0,vadd -o /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link/_sysl/.cdb/xd_ip_db.xml
INFO: [SYSTEM_LINK 82-37] [05:02:24] build_xd_ip_db finished successfully
Time (s): cpu = 00:00:03 ; elapsed = 00:00:03 . Memory (MB): peak = 296.438 ; gain = 0.000 ; free physical = 327 ; free virtual = 34652
INFO: [SYSTEM_LINK 82-51] Create system connectivity graph
INFO: [SYSTEM_LINK 82-102] Applying explicit connections to the system connectivity graph: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link/cfgraph/cfgen_cfgraph.xml
INFO: [SYSTEM_LINK 82-38] [05:02:24] cfgen started: /media/masaaki/Ubuntu_Disk/tools/Xilinx/Vitis/2019.2/bin/cfgen -dmclkid 0 -r /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link/_sysl/.cdb/xd_ip_db.xml -o /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link/cfgraph/cfgen_cfgraph.xml
INFO: [CFGEN 83-0] Kernel Specs: 
INFO: [CFGEN 83-0]   kernel: vadd, num: 1  {vadd_1}
INFO: [CFGEN 83-2226] Inferring mapping for argument vadd_1.in1 to HP
INFO: [CFGEN 83-2226] Inferring mapping for argument vadd_1.in2 to HP
INFO: [CFGEN 83-2226] Inferring mapping for argument vadd_1.out_r to HP
INFO: [SYSTEM_LINK 82-37] [05:02:25] cfgen finished successfully
Time (s): cpu = 00:00:00.25 ; elapsed = 00:00:00.29 . Memory (MB): peak = 296.438 ; gain = 0.000 ; free physical = 330 ; free virtual = 34655
INFO: [SYSTEM_LINK 82-52] Create top-level block diagram
INFO: [SYSTEM_LINK 82-38] [05:02:25] cf2bd started: /media/masaaki/Ubuntu_Disk/tools/Xilinx/Vitis/2019.2/bin/cf2bd  --linux --trace_buffer 1024 --input_file /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link/cfgraph/cfgen_cfgraph.xml --ip_db /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link/_sysl/.cdb/xd_ip_db.xml --cf_name dr --working_dir /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link/_sysl/.xsd --temp_dir /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link --output_dir /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int
INFO: [CF2BD 82-31] Launching cf2xd: cf2xd -linux -trace-buffer 1024 -i /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link/cfgraph/cfgen_cfgraph.xml -r /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link/_sysl/.cdb/xd_ip_db.xml -o dr.xml
INFO: [CF2BD 82-28] cf2xd finished successfully
INFO: [CF2BD 82-31] Launching cf_xsd: cf_xsd -disable-address-gen -dn dr -dp /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/sys_link/_sysl/.xsd
                                                                                
rlwrap: warning: your $TERM is 'xterm-256color' but rlwrap couldn't find it in the terminfo database. Expect some problems.: Inappropriate ioctl for device
INFO: [CF2BD 82-28] cf_xsd finished successfully
INFO: [SYSTEM_LINK 82-37] [05:02:26] cf2bd finished successfully
Time (s): cpu = 00:00:02 ; elapsed = 00:00:02 . Memory (MB): peak = 296.438 ; gain = 0.000 ; free physical = 321 ; free virtual = 34652
INFO: [v++ 60-1441] [05:02:26] Run run_link: Step system_link: Completed
Time (s): cpu = 00:00:06 ; elapsed = 00:00:06 . Memory (MB): peak = 677.902 ; gain = 0.000 ; free physical = 340 ; free virtual = 34670
INFO: [v++ 60-1443] [05:02:26] Run run_link: Step cf2sw: Started
INFO: [v++ 60-1453] Command Line: cf2sw -sdsl /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/sdsl.dat -rtd /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/cf2sw.rtd -xclbin /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/xclbin_orig.xml -o /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/xclbin_orig.1.xml
INFO: [v++ 60-1454] Run Directory: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/run_link
INFO: [v++ 60-1441] [05:02:27] Run run_link: Step cf2sw: Completed
Time (s): cpu = 00:00:00.48 ; elapsed = 00:00:00.54 . Memory (MB): peak = 677.902 ; gain = 0.000 ; free physical = 338 ; free virtual = 34670
INFO: [v++ 60-1443] [05:02:27] Run run_link: Step rtd2_system_diagram: Started
INFO: [v++ 60-1453] Command Line: rtd2SystemDiagram --rtdJsonFileName /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/cf2sw.rtd --diagramJsonFileName /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/systemDiagramModel.json --platformFilePath /media/masaaki/Ubuntu_Disk/tools/Xilinx/Vitis/2019.2/platforms/ultra96v2_min/ultra96v2_min.xpfm --generatedByName v++ --generatedByVersion 2019.2 --generatedByChangeList 2700185 --generatedByTimeStamp Thu Oct 24 18:45:48 MDT 2019 --generatedByOptions /media/masaaki/Ubuntu_Disk/tools/Xilinx/Vitis/2019.2/bin/unwrapped/lnx64.o/v++ -t hw --platform ultra96v2_min --save-temps --temp_dir ./build_dir.hw.ultra96v2_min -l -obuild_dir.hw.ultra96v2_min/vadd.xclbin _x.hw.ultra96v2_min/vadd.xo  --generatedByXclbinName vadd --kernelInfoDataFileName /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/kernel_info.dat
INFO: [v++ 60-1454] Run Directory: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/run_link
WARNING: [v++ 82-164] Unable to populate user region instance path.  The platform file does not contain a hardwarePlatform.devices..core.instPath entry.
INFO: [v++ 60-839] Read in kernel information from file '/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/kernel_info.dat'.
WARNING: [v++ 82-158] Unable to populate kernel available resources DSP entry.
WARNING: [v++ 82-163] Unable to populate user region available resources.  The platform file deos not contain a hardwarePlatform.devices..core.availableResources entry
INFO: [v++ 60-1441] [05:02:29] Run run_link: Step rtd2_system_diagram: Completed
Time (s): cpu = 00:00:02 ; elapsed = 00:00:02 . Memory (MB): peak = 677.902 ; gain = 0.000 ; free physical = 342 ; free virtual = 34672
INFO: [v++ 60-1443] [05:02:29] Run run_link: Step vpl: Started
INFO: [v++ 60-1453] Command Line: vpl -t hw -f ultra96v2_min -s --output_dir /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int --log_dir /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/logs/link --report_dir /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/reports/link --config /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vplConfig.ini -k /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/kernel_info.dat --webtalk_flag Vitis --temp_dir /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link --no-info --tlog_dir /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/.tlog/v++_link_vadd --iprepo /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/xo/ip_repo/xilinx_com_hls_vadd_1_0 --messageDb /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/run_link/vpl.pb /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/dr.bd.tcl
INFO: [v++ 60-1454] Run Directory: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/run_link

****** vpl v2019.2 (64-bit)
  **** SW Build 2700185 on Thu Oct 24 18:45:48 MDT 2019
    ** Copyright 1986-2019 Xilinx, Inc. All Rights Reserved.

INFO: [VPL 60-839] Read in kernel information from file '/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/kernel_info.dat'.
INFO: [VPL 60-423]   Target device: ultra96v2_min
INFO: [VPL 60-1032] Extracting hardware platform to /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/vivado/vpl/.local/hw_platform
[05:02:41] Run vpl: Step create_project: Started
Creating Vivado project.
[05:02:50] Run vpl: Step create_project: Completed
[05:02:50] Run vpl: Step create_bd: Started
[05:03:01] Run vpl: Step create_bd: Completed
[05:03:01] Run vpl: Step update_bd: Started
[05:03:02] Run vpl: Step update_bd: Completed
[05:03:02] Run vpl: Step generate_target: Started
[05:03:42] Run vpl: Step generate_target: Completed
[05:03:42] Run vpl: Step config_hw_runs: Started
[05:03:44] Run vpl: Step config_hw_runs: Completed
[05:03:44] Run vpl: Step synth: Started
[05:04:15] Block-level synthesis in progress, 0 of 7 jobs complete, 2 jobs running.
[05:04:45] Block-level synthesis in progress, 0 of 7 jobs complete, 2 jobs running.
[05:05:15] Block-level synthesis in progress, 0 of 7 jobs complete, 2 jobs running.
[05:05:45] Block-level synthesis in progress, 0 of 7 jobs complete, 2 jobs running.
[05:06:15] Block-level synthesis in progress, 1 of 7 jobs complete, 1 job running.
[05:06:46] Block-level synthesis in progress, 2 of 7 jobs complete, 1 job running.
[05:07:16] Block-level synthesis in progress, 2 of 7 jobs complete, 2 jobs running.
[05:07:46] Block-level synthesis in progress, 2 of 7 jobs complete, 2 jobs running.
[05:08:16] Block-level synthesis in progress, 2 of 7 jobs complete, 2 jobs running.
[05:08:46] Block-level synthesis in progress, 4 of 7 jobs complete, 1 job running.
[05:09:16] Block-level synthesis in progress, 4 of 7 jobs complete, 2 jobs running.
[05:09:46] Block-level synthesis in progress, 4 of 7 jobs complete, 2 jobs running.
[05:10:16] Block-level synthesis in progress, 4 of 7 jobs complete, 2 jobs running.
[05:10:46] Block-level synthesis in progress, 6 of 7 jobs complete, 0 jobs running.
[05:11:16] Block-level synthesis in progress, 6 of 7 jobs complete, 1 job running.
[05:11:46] Block-level synthesis in progress, 6 of 7 jobs complete, 1 job running.
[05:12:16] Block-level synthesis in progress, 6 of 7 jobs complete, 1 job running.
[05:12:46] Block-level synthesis in progress, 6 of 7 jobs complete, 1 job running.
[05:13:16] Block-level synthesis in progress, 7 of 7 jobs complete, 0 jobs running.
[05:13:47] Top-level synthesis in progress.
[05:14:17] Top-level synthesis in progress.
[05:14:47] Top-level synthesis in progress.
[05:15:03] Run vpl: Step synth: Completed
[05:15:03] Run vpl: Step impl: Started
[05:17:04] Finished 2nd of 6 tasks (FPGA linking synthesized kernels to platform). Elapsed time: 00h 14m 33s 

[05:17:04] Starting logic optimization..
[05:17:04] Phase 1 Retarget
[05:17:04] Phase 2 Constant propagation
[05:17:04] Phase 3 Sweep
[05:17:04] Phase 4 BUFG optimization
[05:17:04] Phase 5 Shift Register Optimization
[05:17:04] Phase 6 Post Processing Netlist
[05:17:34] Finished 3rd of 6 tasks (FPGA logic optimization). Elapsed time: 00h 00m 30s 

[05:17:34] Starting logic placement..
[05:17:34] Phase 1 Placer Initialization
[05:17:34] Phase 1.1 Placer Initialization Netlist Sorting
[05:17:34] Phase 1.2 IO Placement/ Clock Placement/ Build Placer Device
[05:17:34] Phase 1.3 Build Placer Netlist Model
[05:17:34] Phase 1.4 Constrain Clocks/Macros
[05:17:34] Phase 2 Global Placement
[05:17:34] Phase 2.1 Floorplanning
[05:17:34] Phase 2.2 Global Placement Core
[05:17:34] Phase 2.2.1 Physical Synthesis In Placer
[05:17:34] Phase 3 Detail Placement
[05:17:34] Phase 3.1 Commit Multi Column Macros
[05:17:34] Phase 3.2 Commit Most Macros & LUTRAMs
[05:17:34] Phase 3.3 Area Swap Optimization
[05:18:04] Finished 4th of 6 tasks (FPGA logic placement). Elapsed time: 00h 00m 30s 

[05:18:04] Starting logic routing..
[05:18:04] Phase 1 Build RT Design
[05:18:04] Phase 3.4 Pipeline Register Optimization
[05:18:04] Phase 3.5 Small Shape DP
[05:18:04] Phase 3.5.1 Small Shape Clustering
[05:18:04] Phase 3.5.2 Flow Legalize Slice Clusters
[05:18:04] Phase 3.5.3 Slice Area Swap
[05:18:04] Phase 3.5.4 Commit Slice Clusters
[05:18:04] Phase 3.6 Re-assign LUT pins
[05:18:04] Phase 3.7 Pipeline Register Optimization
[05:18:04] Phase 4 Post Placement Optimization and Clean-Up
[05:18:04] Phase 4.1 Post Commit Optimization
[05:18:04] Phase 4.1.1 Post Placement Optimization
[05:18:04] Phase 4.1.1.1 BUFG Insertion
[05:18:04] Phase 4.2 Post Placement Cleanup
[05:18:04] Phase 4.3 Placer Reporting
[05:18:04] Phase 4.4 Final Placement Cleanup
[05:18:35] Phase 2 Router Initialization
[05:18:35] Phase 2.1 Create Timer
[05:18:35] Phase 2.2 Fix Topology Constraints
[05:18:35] Phase 2.3 Pre Route Cleanup
[05:18:35] Phase 2.4 Global Clock Net Routing
[05:18:35] Phase 2.5 Update Timing
[05:18:35] Phase 3 Initial Routing
[05:18:35] Phase 4 Rip-up And Reroute
[05:18:35] Phase 4.1 Global Iteration 0
[05:19:05] Phase 4.2 Additional Iteration for Hold
[05:19:05] Phase 5 Delay and Skew Optimization
[05:19:05] Phase 5.1 Delay CleanUp
[05:19:05] Phase 5.1.1 Update Timing
[05:19:05] Phase 5.2 Clock Skew Optimization
[05:19:05] Phase 6 Post Hold Fix
[05:19:05] Phase 6.1 Hold Fix Iter
[05:19:05] Phase 6.1.1 Update Timing
[05:19:05] Phase 7 Route finalize
[05:19:05] Phase 8 Verifying routed nets
[05:19:05] Phase 9 Depositing Routes
[05:19:05] Phase 10 Post Router Timing
[05:19:05] Finished 5th of 6 tasks (FPGA routing). Elapsed time: 00h 01m 00s 

[05:19:05] Starting bitstream generation..
[05:19:21] Creating bitmap...
[05:19:21] Writing bitstream ./Ultra96V2_Platform1_wrapper.bit...
[05:19:21] Finished 6th of 6 tasks (FPGA bitstream generation). Elapsed time: 00h 00m 16s 
[05:19:20] Run vpl: Step impl: Completed
[05:19:21] Run vpl: FINISHED. Run Status: impl Complete!
INFO: [v++ 60-1441] [05:19:21] Run run_link: Step vpl: Completed
Time (s): cpu = 00:00:05 ; elapsed = 00:16:52 . Memory (MB): peak = 677.902 ; gain = 0.000 ; free physical = 4601 ; free virtual = 34076
INFO: [v++ 60-1443] [05:19:21] Run run_link: Step rtdgen: Started
INFO: [v++ 60-1453] Command Line: rtdgen
INFO: [v++ 60-1454] Run Directory: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/run_link
INFO: [v++ 60-1453] Command Line: cf2sw -a /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/address_map.xml -sdsl /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/sdsl.dat -xclbin /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/xclbin_orig.xml -rtd /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vadd.rtd -o /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vadd.xml
INFO: [v++ 60-1618] Launching 
INFO: [v++ 60-1441] [05:19:23] Run run_link: Step rtdgen: Completed
Time (s): cpu = 00:00:02 ; elapsed = 00:00:02 . Memory (MB): peak = 677.902 ; gain = 0.000 ; free physical = 4614 ; free virtual = 34090
INFO: [v++ 60-1443] [05:19:23] Run run_link: Step xclbinutil: Started
INFO: [v++ 60-1453] Command Line: xclbinutil --add-section BITSTREAM:RAW:/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/system.bit --force --key-value SYS:mode:flat --add-section :JSON:/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vadd.rtd --add-section CLOCK_FREQ_TOPOLOGY:JSON:/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vadd_xml.rtd --add-section BUILD_METADATA:JSON:/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vadd_build.rtd --add-section EMBEDDED_METADATA:RAW:/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vadd.xml --add-section SYSTEM_METADATA:RAW:/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/systemDiagramModelSlrBaseAddress.json --key-value SYS:PlatformVBNV:vendor_Ultra96V2_Ultra96V2_Platform1_1_0 --output /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vadd.xclbin
INFO: [v++ 60-1454] Run Directory: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/run_link
XRT Build Version: 2.3.1301
       Build Date: 2019-10-24 20:05:16
          Hash ID: 192e706aea53163a04c574f9b3fe9ed76b6ca471
Creating a default 'in-memory' xclbin image.

Section: 'BITSTREAM'(0) was successfully added.
Size   : 5568799 bytes
Format : RAW
File   : '/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/system.bit'

Section: 'MEM_TOPOLOGY'(6) was successfully added.
Format : JSON
File   : 'mem_topology'

Section: 'IP_LAYOUT'(8) was successfully added.
Format : JSON
File   : 'ip_layout'

Section: 'CONNECTIVITY'(7) was successfully added.
Format : JSON
File   : 'connectivity'
WARNING: Skipping CLOCK_FREQ_TOPOLOGY section for count size is zero.
WARNING: Section 'CLOCK_FREQ_TOPOLOGY' content is empty.  No data in the given JSON file.

Section: 'CLOCK_FREQ_TOPOLOGY'(11) was empty.  No action taken.
Format : JSON
File   : '/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vadd_xml.rtd'

Section: 'BUILD_METADATA'(14) was successfully added.
Size   : 2090 bytes
Format : JSON
File   : '/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vadd_build.rtd'

Section: 'EMBEDDED_METADATA'(2) was successfully added.
Size   : 2699 bytes
Format : RAW
File   : '/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vadd.xml'

Section: 'SYSTEM_METADATA'(22) was successfully added.
Size   : 7407 bytes
Format : RAW
File   : '/home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/systemDiagramModelSlrBaseAddress.json'
Successfully wrote (5586736 bytes) to the output file: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vadd.xclbin
Leaving xclbinutil.
INFO: [v++ 60-1441] [05:19:23] Run run_link: Step xclbinutil: Completed
Time (s): cpu = 00:00:00.01 ; elapsed = 00:00:00.14 . Memory (MB): peak = 677.902 ; gain = 0.000 ; free physical = 4606 ; free virtual = 34091
INFO: [v++ 60-1443] [05:19:23] Run run_link: Step xclbinutilinfo: Started
INFO: [v++ 60-1453] Command Line: xclbinutil --quiet --info /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vadd.xclbin.info --input /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/int/vadd.xclbin
INFO: [v++ 60-1454] Run Directory: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/link/run_link
INFO: [v++ 60-1441] [05:19:23] Run run_link: Step xclbinutilinfo: Completed
Time (s): cpu = 00:00:00.05 ; elapsed = 00:00:00.07 . Memory (MB): peak = 677.902 ; gain = 0.000 ; free physical = 4606 ; free virtual = 34091
INFO: [v++ 60-244] Generating system estimate report...
INFO: [v++ 60-1092] Generated system estimate report: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/reports/link/system_estimate_vadd.xtxt
INFO: [v++ 60-907] Packaging to directory: 'build_dir.hw.ultra96v2_min/sd_card'
INFO: [v++ 60-586] Created build_dir.hw.ultra96v2_min/vadd.xclbin
INFO: [v++ 60-1307] Run completed. Additional information can be found in:
 Guidance: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/reports/link/v++_link_vadd_guidance.html
 Timing Report: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/reports/link/imp/Ultra96V2_Platform1_wrapper_timing_summary_routed.rpt
 Vivado Log: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/logs/link/vivado.log
 Steps Log File: /home/masaaki/Vitis_Work/Vitis_Accel_Examples/hello_world/build_dir.hw.ultra96v2_min/logs/link/link.steps.log

INFO: [v++ 60-791] Total elapsed time: 0h 17m 8s
emconfigutil --platform ultra96v2_min --od ./_x.hw.ultra96v2_min

****** configutil v2019.2 (64-bit)
  **** SW Build 2700185 on Thu Oct 24 18:45:48 MDT 2019
    ** Copyright 1986-2019 Xilinx, Inc. All Rights Reserved.

INFO: [ConfigUtil 60-895]   Target platform: /media/masaaki/Ubuntu_Disk/tools/Xilinx/Vitis/2019.2/platforms/ultra96v2_min/ultra96v2_min.xpfm
INFO: [ConfigUtil 60-1578]   This platform contains Xilinx Shell Archive '/media/masaaki/Ubuntu_Disk/tools/Xilinx/Vitis/2019.2/platforms/ultra96v2_min/hw/ultra96v2_min.xsa'
emulation configuration file `emconfig.json` is created in ./_x.hw.ultra96v2_min directory 
mkdir -p sd_card/./build_dir.hw.ultra96v2_min
cp -rf `/home/masaaki/Vitis_Work/Vitis_Accel_Examples/common/utility/parse_platform_list.py ultra96v2_min`/ultra96v2_min/sw/ultra96v2_min/boot/generic.readme `/home/masaaki/Vitis_Work/Vitis_Accel_Examples/common/utility/parse_platform_list.py ultra96v2_min`/ultra96v2_min/sw/ultra96v2_min/xrt/image/* xrt.ini host sd_card
cp: 'None/ultra96v2_min/sw/ultra96v2_min/boot/generic.readme' を stat できません: そのようなファイルやディレクトリはありません
cp: 'None/ultra96v2_min/sw/ultra96v2_min/xrt/image/*' を stat できません: そのようなファイルやディレクトリはありません
Makefile:131: recipe for target 'sd_card' failed
make: *** [sd_card] Error 1