FC2カウンター FPGAの部屋 Vitis_Accel_Examples の hello_world サンプルをUltra96V2 のプラットフォームでやってみる6
fc2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

Vitis_Accel_Examples の hello_world サンプルをUltra96V2 のプラットフォームでやってみる6

Vitis_Accel_Examples の hello_world サンプルをUltra96V2 のプラットフォームでやってみる5”の続き。

前回は、hello_world サンプルは実行できなかった原因を追求し、hello_world サンプルを動作させることができた。今回は、hello_world サンプルで作成された Vivado HLS と Vivado のプロジェクトを見ていこう。

Vivado HLS のプロジェクトは hello_world/_x.hw.ultra96v2_min/vadd/vadd/vadd ディレクトリにあった。
Vitis_Accel_Examples_38_191123.png

Vivado HLS 2019.2 の vadd プロジェクトを示す。
Vitis_Accel_Examples_39_191123.png

C コードの合成結果を示す。
Vitis_Accel_Examples_40_191123.png

動作クロックは 100 MHz のようだ。

impl/ip/drivers/vadd_vadd_v1_0/src/vadd_vadd.c を見ると u64 で定義されている関数がある。 u64 で定義できるか。。。後で Vivado HLS 単体でやってみよう。
Vitis_Accel_Examples_41_191123.png

次に、Vivado のプロジェクトを見ていこう。
ello_world/build_dir.hw.ultra96v2_min/link/vivado/vpl/prj ディレクトリに Vivado 2019.2 のプロジェクトがあった。
Vitis_Accel_Examples_42_191123.png

Viado 2019.2 のプロジェクトを示す。
Vitis_Accel_Examples_43_191123.png

ブロックデザインを示す。 100 MHz の clk_out2 が使用されている。そして、Vivado HLS の Vadd IP が接続されている。
Vitis_Accel_Examples_44_191123.png

Vitis_Accel_Examples_45_191123.png

Address Editor を示す。
Vitis_Accel_Examples_46_191123.png

Project Summary を示す。
Vitis_Accel_Examples_47_191123.png
  1. 2019年11月23日 05:28 |
  2. Vitis
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
https://marsee101.blog.fc2.com/tb.php/4712-5fd36189
この記事にトラックバックする(FC2ブログユーザー)