Vitis 2019.2 のアプリケーション・プロジェクトの作り方2

”Vitis 2019.2 のアプリケーション・プロジェクトの作り方１”の続き。

自分でアプリケーション・プロジェクトを作り、自分でアクセラレーションする関数を指定してビルドしていないので、それをやってみようと思うということで、前回は、Xilinx 社のGitHub の Xilinx/Vitis-Tutorials の Mixing C++ and RTL Kernels のソースコードを使用してVitis 2019.2 のプロジェクトを作成し、ビルドする手順を行うことができた。今回は、ビルド後のSummary を見ていこう。

Vitis のビルド後のSummary を見るのに便利なのは、binary_container_1.xclbin.link_summary を見ることのようだ。
Vitis 2019.2 の左上のウインドウ Explorer の vitis_ctut_system -> vitis_ctut -> Hardware -> binary_container_1.xclbin.link_summary をダブルクリックすると、Vitis Analyzer が起動する。




binary_contaianer_1 (Hardware) のSummary が表示されている。

左ウインドウの項目をクリックしていく。

System Diagram をクリックした。


これは、binary_contaianer_1 (Hardware) の接続ブロック図？かな？
Vivado のブロックデザインを見てみると、確かに Zynq UltraScale+ MPSoC の S_AXI_HP0_FPD にAXI4 Master のポートが接続されている。


Platform Diagram をクリックした。


これは、AXI4 Master が HP ポートで接続されていて、AXI4 Lite Slave がHPC ポートで接続されているという図かな？

System Estimate をクリックした。


これはVivado HLS のSummary のようだ。

System Guidance をクリックした。


Timing Summary をクリックした。


これはVivado のタイミングのSummary のようだ。

Utilization をクリックした。


リソース使用量の表だった。

Logs をクリックした。



次に、krnl_vadd に移る。


Kernel Estimate をクリックした。


現状では、カーネルが 1 つなので、System Estimate と同じだけど、カーネルが 2 つになると、カーネルごとの Estimate 情報を表示するのだろう？

Kernel Guidance をクリックした。


HLS Syntyesis では Vivado HLS のレポートがそのまま表示された。


Logs をクリックした。
最初のログは、krnl_vadd.steps のログだった。


krnl_vadd.steps のプルダウンメニューを選択し、viado_hls に変更すると、vivado_hls のログが表示された。