FC2カウンター FPGAの部屋 Vivado HLS 2020.1 vs Vitis HLS 2020.1 その6 (AXI4 インターフェースの Master 機能2)
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Vivado HLS 2020.1 vs Vitis HLS 2020.1 その6 (AXI4 インターフェースの Master 機能2)

Vivado HLS 2020.1 vs Vitis HLS 2020.1 その5 (AXI4 インターフェースの Master 機能1)”の続き。

AXI4 インターフェースの Master 機能の 2 乗回路を使用して、Vitis HLS 2020.1 と Vivado HLS 2020.1 を比較する。
前回は、 C シミュレーションと C コードの合成を行った。今回は、C/RTL 協調シミュレーションと Export RTL を行う。

まずは、C/RTL 協調シミュレーションを行った。Dump Trace を all にして、波形を記録するように設定を行った。

Vitis HLS 2020.1
Vitis_HLS_vs_Vivado_HLS_89_200916.png

Vivado HLS 2020.1
Vitis_HLS_vs_Vivado_HLS_90_200916.png


前回、確認したように、合成された回路の性能が Vitis HLS の方が格段に良かったので、C/RTL 協調シミュレーションの結果にも差が付いている。Vitis HLS は 90 クロックで、Vivado HLS は 235 クロックだった。

C/RTL 協調シミュレーションの波形を確認してみよう。

Vitis HLS 2020.1
Vitis_HLS_vs_Vivado_HLS_91_200916.png

Vitis HLS は全体波形に対する有効な波形の割合が小さいので、必要な部分を拡大する。
Vitis_HLS_vs_Vivado_HLS_92_200916.png

Vivado HLS 2020.1
Vitis_HLS_vs_Vivado_HLS_93_200916.png


Export RTL を行った。Vivado synthesis, place and route にチェックを入れた。

Vitis HLS 2020.1
Vitis_HLS_vs_Vivado_HLS_94_200916.png

Vivado HLS 2020.1
Vitis_HLS_vs_Vivado_HLS_95_200916.png


Vivado HLS 2020.1 の方がリソース使用量が少ない。

やはり、デフォルトで合成された回路の品質に差があるので、結果が異なっている。
  1. 2020年09月16日 05:03 |
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