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Nexys Video でMicroBlaze のチュートリアルをやってみる4(手順 2: IP インテグレーター デザインの作成 その3)

Nexys Video でMicroBlaze のチュートリアルをやってみる3(手順 2: IP インテグレーター デザインの作成 その2)”の続き。

Nexys Video を使用して”Vivado Design Suite チュートリアル エンベデッド プロセッサ ハードウェア デザイン UG940 (v2019.2) 2019 年 11 月 26 日”の”第 4 章 演習 3: エンベデッド MicroBlaze プロセ ッサのプログラム”をやってみようと思うということで、前回は、、”手順 2: IP インテグレーター デザインの作成”を更に進めていって、ブロックデザインが完成したと思ったが、クロックのピンなどがなかった。今回は、クロックピンや clocking Wizard を追加して、ブロックデザインを完成させ、論理合成、インプリメンテーション、ビットストリームの生成を行った。

やはり、”Vivado Design Suite チュートリアル エンベデッド プロセッサ ハードウェア デザイン UG940 (v2019.2) 2019 年 11 月 26 日”は、ザイリンクス KC705 FPGA 評価ボードのチュートリアルなので、Nexys Video に適用できないところがある。前回のブロックデザインでは、MIG のクロック sys_clk_i が直接出ている。これは 200 MHz のクロック入力だが、Nexys Video のクロックは 100 MHz だった。

Board ウインドウから System Clock と Reset を Diagram ウインドウにドラック & ドロップした。
microblaze_tut_41_201007.png

clocking Wizard を追加した。
clk_out1 を MIG 用の 200 MHz に設定変更して、Reset Type を Active Low に変更した。
microblaze_tut_40_201005.png

最終的に完成したブロックデザインを示す。
Processor System Reset と Clocking Wizard IP を追加してある。
microblaze_tut_41_201005.png

MIG 以外の IP のクロックは MIG の ui_clk から自動的に接続されていたので、とりあえずこれで良いことにする。

Validate Design を行ったところ、成功した。
microblaze_tut_38_201004.png

Vivado の Source ウインドウで mb_system_i を右クリックし右クリックメニューから Create HDL Wrapper... を選択して Verilog HDL のラッパーファイルを生成した。
microblaze_tut_39_201004.png

Generate Bitstream をクリックして、論理合成、インプリメンテーション、ビットストリームの生成を行った。
成功して、ビットファイルが生成された。
microblaze_tut_42_201007.png

Project Summary を示す。
タイミングもメットしている。
microblaze_tut_43_201007.png

さて、XSA ファイルを出力しよう。
Vivado の File メニューから Export -> Export Hardware... をクリックする。
Export Hardware Platform ダイアログが表示された。
Platform Type はデフォルトの Fixed のままで Next > ボタンをクリックする。
microblaze_tut_44_201007.png

Output 画面では、Inclue bitstream のラジオボタンを選択する。
microblaze_tut_45_201007.png

Files ではデフォルトのままとする。
microblaze_tut_46_201007.png

Exporting Hardware Platform で Finish ボタンをクリックする。
microblaze_tut_47_201007.png

mb_subsystem_wrapper.xsa ファイルが生成された。
microblaze_tut_48_201007.png
  1. 2020年10月08日 04:58 |
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