FC2カウンター FPGAの部屋 ZYBO Z7-20 に xfOpenCV の median フィルタを実装する2(Vivado + Vitis 編)
fc2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

ZYBO Z7-20 に xfOpenCV の median フィルタを実装する2(Vivado + Vitis 編)

ZYBO Z7-20 に xfOpenCV の median フィルタを実装する1(Vivado HLS 編)”の続き。

以前、xfOpenCV のサンプルとして Vivado HLS 2019.2 で medianblur を実装したが、それを ZYBO Z7-20 に実装してみようということで、前回は、Vivado HLS 2019.2 で medianblur を再度 IP にした。今回は、その IP を使用して、Vivado 2019.2 でプロジェクトを作成して、ブロックデザインを作成し、論理合成、インプリメンテーション、ビットストリームの生成を行う。 XSA ファイルを生成して、Vitis 2019.2 を立ち上げて、プラットフォームとアプリケーション・プロジェクトを作成し、ZYBO Z7-20 で実機検証を行う。

Vivado 2019.2 で median_filter_axis プロジェクトを作成した。
medianblur_xfopencv_14_210109.png

BMDispCaL , DMA2axis2st , axis2DMA2st , xf_median_blur(これは、Vivado HLS 2019.2 で作成した medianblur IP)をコピーした。
medianblur_xfopencv_15_210109.png

IP Catalog に先程の IP を登録した。
medianblur_xfopencv_16_210109.png

ブロックデザインを作成して、IP を追加して、配線を行った。
medianblur_xfopencv_17_210109.png

Address Editor を示す。
medianblur_xfopencv_18_210109.png

ブロックデザインの HDL Wrapper を作成した。
medianblur_xfopencv_19_210109.png

制約ファイルの median_filter_axis.xdc を作成した。
medianblur_xfopencv_20_210109.png

論理合成、インプリメンテーション、ビットストリームの生成を行った。結果を示す。
medianblur_xfopencv_21_210109.png

XSA ファイルをエクスポートした。
medianblur_xfopencv_22_210109.png

Vivado から Vitis 2019.2 を立ち上げて、プラットフォームとアプリケーション・プロジェクトを作成した。
アプリケーション・ソフトウェアを作成した。
画像のピクセルをヘッダファイルの配列に書いてある bmp_data.h と、その配列を読み込んで、RGB のデータに変換する median_filter_axis.c をプロジェクトに入れた。この RGB の配置については、”xfOpenCV の cvMat2AXIvideoxf() の AXI4-Stream の RGB バイト割当”を参照した。
medianblur_xfopencv_23_210110.png

Ubuntu 18.04 LTS から gtkterm を起動して、設定を行った。
Vitis からアプリケーション・ソフトウェアを Run すると Zynq をコンフィギュレーションして、アプリケーションを起動した。
gtkterm にプロンプトが表示された。
medianblur_xfopencv_24_210110.png

デフォルトでは、ノイズの乗った画像が ZYBO Z7-20 の HDMI OUT から出力されている。
medianblur_xfopencv_25_210110.jpg

1 をキーボードから入力するとメディアン・フィルタ処理されて、ノイズが除かれた画像が表示された。
medianblur_xfopencv_26_210110.jpg

FPGAの部屋 プレゼンツ 「 Zynq&HLSハンズオンセミナー応用編」”では、前回の記事と今回の記事の内容を私と一緒に実装していきます。皆さんもよろしければご参加ください。オンラインなので、全国何処からでもご参加いただけます。
もし、Vivado HLS や Zynq に慣れていないとう方は”FPGAの部屋 プレゼンツ 「 Zynq&HLSハンズオンセミナー基礎編」”からご参加ください。(ステマです。。。)
  1. 2021年01月10日 06:34 |
  2. reVISION, xfOpenCV
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
https://marsee101.blog.fc2.com/tb.php/5115-e56555b0
この記事にトラックバックする(FC2ブログユーザー)