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MIPI D-PHY v4.2 のお勉強

MIPI CSI-2 Receiver Subsystem IP のお勉強”の続き。

MIPI D-PHY v4.2 LogiCORE IP Product Guide Vivado Design Suite PG202 (v4.2) September 7, 2020”に書いてあることをGoogle 翻訳で翻訳して図と一緒に引用してまとめていく。

Overview
MIPI D-PHYコントローラーはフル機能のIPコアであり、この高速I / Oインターフェイス規格で適切に通信するために必要なすべてのロジックが組み込まれている。 コアは、高速SelectIO™インターフェースを使用した標準フォーマットのPHYProtocolインターフェース(PPI)との間のカメラセンサーおよびビデオデータの送受信をサポートする。
次の図は、MIPI D-PHYとそのすべてのコンポーネントの概要を示している。
Figure 1: D-PHY IP Overview を引用する。
MIPI_CSI-2_Receiver_6_210211.png

MIPI D-PHY RX (Slave) Core Architecture
RX PCS Logic: PHYとインターフェイスし、高速およびエスケープモードの低電力データ転送(LPDT)パケットなどのPHYプロトコルインターフェイス(PPI)準拠のトランザクションを配信する。 また、レーンの初期化、送信開始(SoT)の検出、およびエスケープモードでのクロックリカバリも担当する。

RX PHY Logic: 高速モードおよび逆シリアル化でクロックリカバリを実行する。 BITSLICE_CONTROLとRX_BITSLICEをネイティブモードとD-PHY互換のI / Oブロックに統合する。

Register Interface: タイマーとレジスタの制御用プロトコルのためのAXI4-Lite レジスタ・インターフェース(オプション)

Figure 5: MIPI D-PHY RX (Slave) Core Architecture for UltraScale+ Families を引用する。
MIPI_CSI-2_Receiver_7_210211.png

アドレスマップ
Table 20: MIPI D-PHY Core Register Space を引用する。
MIPI_CSI-2_Receiver_8_210211.png
  1. 2021年02月11日 04:17 |
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