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”FPGAプログラミング大全 Xilinx編 第2版”の”5-4 タイマー割り込みとAPIの利用”をやってみる2

FPGAプログラミング大全 Xilinx編 第2版”の”5-4 タイマー割り込みとAPIの利用”をやってみるということで、前回は、Vivado 2020.2 の second プロジェクトを作成して、ブロックデザインを完成させた。今回は、ラッパー Verilog HDL ファイルのトップファイルを生成し、制約ファイルを追加して、論理合成、インプリメンテーション、ビットストリームの生成を行う。そして、ハードウェアをエクスポートし、 XSA ファイルを生成する。

まずはブロックデザインをセーブする。
Source タブをクリックし、 design_1 を右クリックし右クリックメニューから Create HDL Wrapper... を選択して、 HDL Wrapper file を作成する。
second_23_210213.png

desgin_1_wrapper.v が生成された。
second_24_210213.png

制約ファイルを生成する。
Source ウインドウ内で右クリックし右クリックメニューから Add Sources... を選択する。
Add Sources ダイアログが開く。
Add or create constraints のラジオボタンをクリックする。
Next > ボタンをクリックする。
second_25_210214.png

Add or Create Constraints 画面で、 Create File ボタンをクリックする。
second_26_210214.png

Create Constraints File ダイアログが開く。
File name に second を入力する。
OK ボタンをクリックする。
second_27_210214.png

Add or Create Constraints 画面に second.xdc が入った。
Finish ボタンをクリックする。
second_28_210214.png

空の second.xdc が表示された。
サポートページからダウンロードした XilinxFPGA_SE.zip を展開してできた Zybo_Z7-10/dai5sho/second ディレクトリの下の second.xdc から使用する部分だけを引用した。

#RGB LED
set_property -dict { PACKAGE_PIN V16 IOSTANDARD LVCMOS33 } [get_ports { LED_RGB[2] }]; # Red
set_property -dict { PACKAGE_PIN F17 IOSTANDARD LVCMOS33 } [get_ports { LED_RGB[1] }]; # Green
set_property -dict { PACKAGE_PIN M17 IOSTANDARD LVCMOS33 } [get_ports { LED_RGB[0] }]; # Blue

#Buttons
set_property -dict { PACKAGE_PIN K18 IOSTANDARD LVCMOS33 } [get_ports { BTN[0] }];
set_property -dict { PACKAGE_PIN P16 IOSTANDARD LVCMOS33 } [get_ports { BTN[1] }];


セーブボタンでセーブした。
second_29_210214.png

左の Flow Navigator 画面から Gererate Bitstream を選択して、論理合成、インプリメンテーション、ビットストリームの生成を行う。
すると、 Launch Runs ダイアログが表示される。
デフォルトのまま OK ボタンをクリックする。
second_30_210214.png

論理合成、インプリメンテーション、ビットストリームの生成を行って終了すると、 Bitstream Generation Completed ダイアログが表示された。
Cancel ボタンをクリックする。
second_31_210214.png

Feedback Request ダイアログが表示された。
Remind me Later をクリックした。
second_32_210214.png

Project Summary を表示するために Project Summary ボタンをクリックする。
second_33_210214.png

Project Summary が表示された。問題ないようだ。
second_34_210214.png

ハードウェアをエクスポートする。
Vivado の File メニューから Export -> Export Hardware... を選択する。

Export Hardware Platform ダイアログが表示された。
Next > ボタンをクリックする。
second_35_210214.png

Output 画面で Include bitstream のラジオボタンをクリックする。
Next > ボタンをクリックする。
second_36_210214.png

Files 画面が表示された。
デフォルトのまま Next > ボタンをクリックする。
second_37_210214.png

Exporting Hardware Platform の Summary が表示された。
Finish ボタンをクリックする。
second_38_210214.png

Vivado 2020.2 の second プロジェクトのディレクトリの下に、 design_1_wrapper.xsa ファイルが生成された。
second_39_210214.png
  1. 2021年02月15日 04:58 |
  2. Zynq
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