FC2カウンター FPGAの部屋 uart_rx を使用して 3 軸加速度センサー用のデータを作成する uart_rx_axi4ls IP の作成2
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uart_rx を使用して 3 軸加速度センサー用のデータを作成する uart_rx_axi4ls IP の作成2

uart_rx を使用して 3 軸加速度センサー用のデータを作成する uart_rx_axi4ls IP の作成1”の続き。

uart_rx の後段で 3 軸加速度センサー用のデータを作成する IP である uart_rx_axi4ls IP を作成していこうということで、前回は、ソースコードとテストベンチのコードを貼って、 Vitis HLS 2020.2 の uart_rx_axi4ls プロジェクトを作成した。今回は、C シミュレーション、C コードの合成、 C/RTL 協調シミュレーション、Export RTL を行う。

C シミュレーションを行った。結果を示す。
uart_rx_22_210223.png

x_data = 55112233, y_data = 445566, z_data = 778899

と表示されている。これで正しい。

次に、C コードの合成を行った。結果を示す。
uart_rx_23_210223.png
uart_rx_24_210223.png

Latency は 13 クロックだった。
合成された Verilog HDL ファイルを示す。
uart_rx_axi4ls.v、 uart_rx_axi4ls_control_s_axi.v、 uart_rx_axi4ls_regslice_both.v の 3 個だった。
uart_rx_27_210223.png

uart_rx_axi4ls_control_s_axi.v のレジスタ・マップ部分を示す。

//------------------------Address Info-------------------
// 0x00 : reserved
// 0x04 : reserved
// 0x08 : reserved
// 0x0c : reserved
// 0x10 : Data signal of x_data
//        bit 31~0 - x_data[31:0] (Read)
// 0x14 : Control signal of x_data
//        bit 0  - x_data_ap_vld (Read/COR)
//        others - reserved
// 0x20 : Data signal of y_data
//        bit 31~0 - y_data[31:0] (Read)
// 0x24 : Control signal of y_data
//        bit 0  - y_data_ap_vld (Read/COR)
//        others - reserved
// 0x30 : Data signal of z_data
//        bit 31~0 - z_data[31:0] (Read)
// 0x34 : Control signal of z_data
//        bit 0  - z_data_ap_vld (Read/COR)
//        others - reserved
// (SC = Self Clear, COR = Clear on Read, TOW = Toggle on Write, COH = Clear on Handshake)



C/RTL 協調シミュレーションを行った。結果を示す。
uart_rx_25_210223.png

Latency は 14 クロックで、 Initiation Interval は 47 クロックだった。

C/RTL 協調シミュレーションの波形を示す。
uart_rx_26_210223.png

x_data, y_data, z_data を AXI4 Lite インターフェース経由で取得できている。

Export RTL の結果を示す。
uart_rx_28_210223.png

問題ない。

次は、 uart_rx と uart_rx_axi4ls をつないで Vivado でシミュレーションを行う。
  1. 2021年02月24日 03:33 |
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