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AXI4-Lite インターフェースの I2C Master Core を IP にする

AXI4-Lite インターフェースの I2C Master Core をシミュレーションする”の続き。

OpenCores.org の I2C controller core をシミュレーションする”で、OpenCores.org の WishBone バスの I2C controller core をシミュレーションしたが、これを Xilinx の Zynq で使用するために AXI4-Lite インターフェースで使用したいと思ったということで、前回は AXI4-Lite インターフェース版の I2C Master Core をシミュレーションを行ったが、問題無さそうだった。今回は、IP にしてみよう。

Tools メニューから Create and Package New IP... を選択して IP に変換した。

Identification
Vitis_Vision_disp_39_210424.png

Compatibility
Vitis_Vision_disp_40_210424.png

File Groups
Vitis_Vision_disp_41_210424.png

Customization Parameters
Vitis_Vision_disp_42_210424.png

Ports and Interfaces
iic のインターフェースになっている。
Vitis_Vision_disp_43_210424.png

Addressing and Memory
Vitis_Vision_disp_44_210424.png

Customization GUI
Vitis_Vision_disp_45_210424.png

Review ans Package
Vitis_Vision_disp_46_210424.png

Package IP ボタンをクリックし IP 化した。

プロジェクト・ディレクトリに marsee101_user_i2cm_axi4ls_1.0.zip が生成された。
Vitis_Vision_disp_47_210424.png

marsee101_user_i2cm_axi4ls_1.0.zip の中身を示す。
Vitis_Vision_disp_48_210424.png
  1. 2021年04月25日 04:23 |
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