FC2カウンター FPGAの部屋 AXI4 Stream 出力にAXI4 Stream スイッチ付きのDMA Read IP を Vitis HLS 2021.2 で作成 2
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AXI4 Stream 出力にAXI4 Stream スイッチ付きのDMA Read IP を Vitis HLS 2021.2 で作成 2

AXI4 Stream 出力にAXI4 Stream スイッチ付きのDMA Read IP を Vitis HLS 2021.2 で作成 1”の続き。

Vitis Vision Library の AXI4-Stream 入出力の xf_median_blur IP を実機でテストするために、前回は、Vitis HLS 2021.2 で ZYBO Z7-20 用の DMA2axis2st プロジェクトを作成して、 C シミュレーションを行った。今回は、残りの C コードの合成、C/RTL 協調シミュレーション、Export RTL 、Implementation を行った。

C コードの合成を行った。結果を示す。
Vitis_Vision2_87_220123.png
Vitis_Vision2_88_220123.png

Latency は 487802 クロックだった。ピクセル数は 800 x 600 = 480000 ピクセルなので、
487802 / 480000 ≒ 1.02 クロック / ピクセルだった。悪くない。。。

C/RTL 協調シミュレーションを行った。
レイテンシは 490202 クロックだった。
490202 / 480000 ≒ 1.02 クロック / ピクセルだった。
Vitis_Vision2_89_220123.png

C/RTL 協調シミュレーションの全体波形を示す。
Vitis_Vision2_90_220123.png

一部分拡大した。
Vitis_Vision2_91_220123.png

Export RTL を行った。
solution1/impl に export.zip ができている。ここに IP が凍結されている。
Vitis_Vision2_92_220123.png

Implementation を行った。
CP achieved post-implementation は 6.534 ns で良さそうだ。
Vitis_Vision2_93_220123.png
  1. 2022年01月23日 05:12 |
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