FC2カウンター FPGAの部屋 AXI4 Stream 入力にAXI4 Stream スイッチ付きのDMA Write IP を Vitis HLS 2021.2 で作成 2
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AXI4 Stream 入力にAXI4 Stream スイッチ付きのDMA Write IP を Vitis HLS 2021.2 で作成 2

AXI4 Stream 入力にAXI4 Stream スイッチ付きのDMA Write IP を Vitis HLS 2021.2 で作成 1”の続き。

Vitis HLS 2021.2 で”AXI4 Stream 入力にAXI4 Stream スイッチ付きのDMA Write IP 1”をやってみることにしたということで、前回は、axis2DMA2st プロジェクトを Vitis HLS 2021.2 で作成して、 C シミュレーションを行った。今回は、axis2DMA2st プロジェクトで C コードの合成、C/RTL 協調シミュレーション、Export RTL、Implementation を行った。

Cコードの合成を行った。
Vitis_Vision2_98_220125.png
Vitis_Vision2_99_220125.png
Vitis_Vision2_100_220125.png

Latency は 487806 クロックだった。今回の画像の総ピクセル数は 800 x 600 = 480000 ピクセルなので、
487806 / 480000 ≒ 1.02 クロック / ピクセルとなった。
リソース使用量は BRAM 4 個、DSP 3 個、FF 1459 個、LUT 1523 個だった。

C/RTL 協調シミュレーションを行った。
Vitis_Vision2_101_220125.png

Latency は 492004 クロックだった。性能は約 1.03 クロック / ピクセルだった。

C/RTL 協調シミュレーションの全体波形を示す。
Vitis_Vision2_102_220125.png

C/RTL 協調シミュレーションの波形を拡大した。
Vitis_Vision2_103_220125.png

AWLEN が 0f なので、16 バーストになっているようだ。

Export RTL を行った。
axis2DMA2st/solution2/impl に export.zip が生成されている。
Vitis_Vision2_104_220125.png

Implementation を行った。
CP achieved post-implementation が 8.387 ns なので、問題無さそうだ。
Vitis_Vision2_105_220125.png
  1. 2022年01月26日 04:21 |
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