”PYNQ を使って Python で手軽に FPGA を活用 (5)”をやってみる1（Vivado で DMA_pow2_axis_i プロジェクトを作成する）

”Vitis HLS 2021.2 で KV260 用の DMA_pow2_axis IP を作成する”の続き。

（2022/03/01：追記）TKEEP と TSTRB （TSTRB は必要ないかも？）は、入力された信号を出力するか、オール 1 にする必要がありました。詳しくは”axi_dma と DMA_pow2_axis を Kria-PYNQ で動作させる3（Jupyter Notebook で動作確認、波形を確認）”を参照ください。

”PYNQ を使って Python で手軽に FPGA を活用 (5)”を KV260 でやってみるということで、前回は、AXI4-Stream 版の 2 乗 IP の DMA_pow2_axis を Vitis HLS で作成した。今回は、DMA_pow2_axis IP を使用して、Vivado 2021.2 の DMA_pow2_axis_i プロジェクトを作成した。

Vivado 2021.2 で KV260 用の DMA_pow2_axis_i プロジェクトを作成した。


DMA_pow2_axis_i プロジェクトのディレクトリの中に DMA_pow2_axis ディレクトリを作成し、”Vitis HLS 2021.2 で KV260 用の DMA_pow2_axis IP を作成する”の solution1/impl/export.zip を展開して、コピーした。


Dma_pow2_axis IP を IP Catalog に登録した。


DMA_pow2 ブロック・デザインを新規作成し、IP を追加して配線した。


Zynq UltraScale+ MPSoC の設定を示す。
PL Fabric Clocks の設定。 PL0 を 100 MHz にしてある。PL1 のチェックボックスはチェックを外した。


PS-PL Configuration では、 AXI HPM0 FPD と AXI HPC FPD にチェックした。


AXI Direct Memory Access の設定。
Enable Control/Status Stream のチェックを外した。
Enable Scatter Gather Engine のチェックを外した。


Address Editor を示す。


HDL Wrapper を作成した。


論理合成、インプリメンテーション、ビットストリームを生成した。
Project Summary を示す。


DMA_pow2_axis_i/DMA_pow2_axis_i.gen/sources_1/bd/DMA_pow2/hw_handoff ディレクトリに DMA_pow2.hwh が作成された。


DMA_pow2_axis_i/DMA_pow2_axis_i.runs/impl_1 ディレクトリに DMA_pow2_wrapper.bit が生成された。