PYNQ の画像ファイル・フォーマットを調査するために choose_RGB IP を Vitis HLS 2021.2 で作成する3

”PYNQ の画像ファイル・フォーマットを調査するために choose_RGB IP を Vitis HLS 2021.2 で作成する2”の続き。

PL の FPGA で画像処理をアクセラレーションする時の、R, G, B のバイト・フィールドを確かめるために、前回は、choose_RGB プロジェクトで、C シミュレーション、C コードの合成、C/RTL 協調シミュレーション、Export RTL 、Implementation を行った。今回は、前回作成した choose_RGB IP を使用して、Vivado 2021.2 で check_RGB プロジェクトを作成し、論理合成、インプリメンテーション、ビットストリームの生成を行った。

Vivado 2021.2 で KV260 用の check_RGB プロジェクトを作成した。


check_RGB プロジェクトに choose_RGB ディレクトリを新規作成し、Vitis HLS 2021.2 の choose_RGB/solution1/impl/export.zip ファイルを展開して、コピーした。
choose_RGB ディレクトリを IP Catalog に追加した。


choose_RGB IP を使用して、check_RGB ブロック・デザインを作成した。


Zynq UltraScale+ MPSoC は S_AXI_HPC0_FPD と M_AXI_HPM0_FPD ポートを使用している。また、pl_clk0 の周波数はデフォルトの 100 MHz だ。

axi_dma_0 の設定を示す。
Enable Scatter Gather Engine のチェックボックスのチェックを外した。


Address Editor 画面を示す。


HDL Wrapper ファイルを作成し、論理合成、インプリメンテーション、ビットストリームの生成を行った。
Project Summary 画面を示す。


check_RGB/check_RGB.gen/sources_1/bd/check_RGB/hw_handoff/check_RGB.hwh ファイルが生成された。


check_RGB/check_RGB.runs/impl_1/check_RGB_wrapper.bit ファイルが生成された。