FC2カウンター FPGAの部屋 RGB 24 ビット・データ入出力対応のメディアン・フィルタを Vitis HLS 2021.2 で作成する3
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RGB 24 ビット・データ入出力対応のメディアン・フィルタを Vitis HLS 2021.2 で作成する3

RGB 24 ビット・データ入出力対応のメディアン・フィルタを Vitis HLS 2021.2 で作成する2”の続き。

前回から時間が経っているが、前回は、RGB 24 ビット・データ入出力対応のメディアン・フィルタ median_axis_RGB24 の C シミュレーション、C コードの合成、C/RTL 協調シミュレーション、Export RTL、Implementation を行った。前回は、100 MHz 対応の solution1 だったが、200 MHz 対応の solution2 を作成し、C コードの合成、C/RTL 協調シミュレーション、Export RTL、Implementation を行った。

Clock Period を 5 ns に設定して solution2 を作成した。
kv260_median_platform_7_220512.png

kv260_median_platform_1_220512.png

C コードの合成を行った。結果を示す。
kv260_median_platform_2_220512.png
kv260_median_platform_3_220512.png

C/RTL 協調シミュレーションを行った。結果を示す。
kv260_median_platform_4_220512.png

開始間隔(II)は 480057 クロックだった。画像の大きさは 800 ピクセル x 600 行 = 480000 ピクセルなので、スループットは高いと言える。

Export RTL を行った。
median_axis_RGB24/solution2/impl に export.zip が生成された。
kv260_median_platform_5_220512.png

Implementation を行った。
kv260_median_platform_6_220512.png

CP achieved post-implementation は 4.544 ns で大丈夫そうだ。
  1. 2022年05月12日 03:19 |
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