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メディアン・フィルタを含んだ Vitis アクセラレーション・プラットフォームを作成する1(Vivado で kv260_median_platform プロジェクトを作成1)

RGB 24 ビット・データ入出力対応のメディアン・フィルタを Vitis HLS 2021.2 で作成する3”のメディアン・フィルタ IP を使用して、kv260_median_platform プロジェクトを Vivado 2021.1 で作成する。

Vivado 2021.1 を立ち上げて、KV260 用の kv260_median_platform プロジェクトを作成した。
作成時にProject Type 画面では、
Do not spcify source at this time Project is an extensible Vitis platform のチェックボックスにチェックを入れた。

Default Part 画面では、
Kria KV260 Vision Starter Kit を選択した。

kv260_median_platform プロジェクトが新規作成された。(なぜか?、ビットストリームの生成まで終了しているが。。。)
kv260_median_platform_8_220512.png

kv260_median_platform プロジェクト内に median_axis_RGB24 ディレクトリを作成し、”RGB 24 ビット・データ入出力対応のメディアン・フィルタを Vitis HLS 2021.2 で作成する3”の solution1/impl/export.zip の中身を median_axis_RGB24 ディレクトリにコピーした。
kv260_median_platform_9_220512.png

IP Catalog のリポジトリに median_axis_RGB24 IP を登録した。

system プロック・デザインを作成した。
基本的には、PYNQ の時の回路を参考にして、メディアン・フィルタを実装している。メディアン・フィルタ回路の動作周波数は 200 MHz となっている。その他は、””Vitis Custom Embedded Platform Creation Example on KV260”をやってみよう3(Step 1: Create the Vivado Hardware Design and Generate XSA その3)”と同じだ。
kv260_median_platform_10_220512.png

各 IP の設定を示す。

Zynq UltraScale+ MPSoC は AXI HPM0 LPDAXI HPC0 FPD を活かしてある。
kv260_median_platform_11_220512.png

AXI Direct Memory Access の 設定を示す。
kv260_median_platform_12_220512.png

axis_dwidth_converter_0 の設定を示す。
Master Interface TDATA Width (bytes) を 3 に設定した。
kv260_median_platform_13_220512.png

axis_dwidth_converter_1 の設定を示す。
Master Interface TDATA Width (bytes) を 4 に設定した。
kv260_median_platform_14_220512.png

Clocking Wizard の設定を示す。
Output Clocks タブをクリックし、
clk_out1 を 100 MHz
clk_out2 を 200 MHz
clk_out3 を 400 MHz に設定した。
Reset Type を Active Low に設定した。
kv260_median_platform_15_220512.png

Address Editor 画面を示す。
kv260_median_platform_16_220512.png
  1. 2022年05月13日 04:18 |
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