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”入門Verilog"の目次

Verilog HDL 2001(Verilog2001の仕様、generate, always @*)
Verilog-HDLのお勉強(Verilogでのreg宣言した信号にオール1を代入)
Verilog-HDLのお勉強2(テストベンチのお勉強、$display, $fopen, $fdisplay, $readmemb)
入門Verilog HDL記述を読んでます(リダクション演算子、Verilogの印象)
入門Verilog HDL記述の回路の検証(VHDL書きの私の感性に合わずにq <= {q[2:0], si}; に書き換え)
SystemVerilogの本を買った(SystemVerilogの本を買った。それだけです)
Verilog-HDLで書いてみた(VHDLのARRAYをVerilogのレジスタ配列に書き換えてみた)
DDR SDRAMコントローラをVHDLからVerilog2001へ書き換える1(VHDLのpackabe文をVerilogのparameter文と`includeへ書き換える)
DDR SDRAMコントローラをVHDLからVerilog2001へ書き換える2(VHDLのgenerateからVerilog2001のgenerateへ書き換え)
DDR SDRAMコントローラをVHDLからVerilog2001へ書き換える3(`default_nettype noneでデータ型チェックを厳密に)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション(Verilogソースに `uselib lib = unisims_ver でunisimライブラリを追加、後にModelSimのコマンドラインからライブラリを追加したほうが良いとわかった)
Verilogの疑問(VHDLの for で使用する変数はローカルだが、Verilogの for で使用する変数はグローバルなのかという疑問)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション2(Verilogシミュレーションでの glbl.v モジュールの使用方法、ModelSimのコマンドラインからライブラリを追加する方法)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション3(Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーションはやっとelaborateすることが出来たが、まだバグバグ)
Verilog2001版DDR SDRAMコントローラーのISEでのインプリメンテーション(// synthesys tarnslate_off, // synthesys tarnslate_onの組を使うとバグる)
Verilogでのシミュレーションの疑問(Verilogではシミュレーション時にステートマシンのステート名が通常では表示されないということ、今思えば当然でした)
Verilogでのシミュレーションの疑問(解決編)(VerilogファイルをModelSimでシミュレーションする際にステートマシンのステート名をwaveウインドウで表示する方法がわかった)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション4(バグフィックス中、慣性遅延にはまってしまった)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション4への回答(慣性遅延を伝播遅延に書き直した)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション5(ビット演算子の否定~をVHDLの否定!に大幅に間違えていた)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション6(Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーションは大体終了、たいしたことは書いていない)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション7(シミュレーションも完了し、ISE8.2iでインプリメントしてもSpartan3E Starter Kitで動作した。報告のみ)
シミュレーション時とインプリメント時でのインクルードファイルの使い分け
Verilog2001でのネット名キープ方法(Verilog コードで属性を受け渡す場合の推奨方法について。Verilogでのネット名のキープ記述)
PS/2キーボードインターフェース用テストベンチ(task使用)(PS/2キーボードインターフェース用テストベンチをtask 文を使用して、Verilog2001で書いて、シミュレーションして確かめてみた)
Xilinxのライブラリをコンパイルする場合の注意(`default_nettype wire)(Verilogコードの最初に、`default_nettype noneを書いたら endmodule の後に、必ず `default_nettype wire を書きましょう)
XilinxデバイスのVerilogシミュレーション時の注意点(glbl.v)(glbl.vでは、グローバル セット/リセット信号が100ns アサートされているので、その間はリセットされています。注意しましょう)

他のカテゴリでのVerilogの記事
Verilog2001版DDR SDRAMコントローラのバグ(always@* 中の for で使用する変数をグローバル変数からローカル変数に変更)
PS/2キーボードインターフェース用テストベンチ(task使用)のアサーション(Verilog2001を使用して前のVHDLと同様にアサーションを組み込んでみた。Veritakでの動作例を示した)
PS/2キーボードインターフェース用テストベンチ(task使用)のアサーション($timeformat)(たっくさんに $timeformat を教えてもらったので、エラーの発生した時刻を表示できるようにした。同様にVeritakでの動作例を示した)
キャラクタ・ディスプレイ・コントローラのシミュレーション(Verilog で作られたキャラクタ・ディスプレイ・コントローラの表示文字をシミュレーションによって確認する方法)
  1. 2007年09月21日 20:49 |
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