FC2カウンター FPGAの部屋 ”FPGAチップ内の配線方法”の目次
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

”FPGAチップ内の配線方法”の目次

XilinxのFPGAについての雑感(Placer Cost Table(Place & Routeのプロパティの中)を変更したことによるインプリメント結果の変化)
今日の教訓(出力用レジスタをIOB(Input Output Block)入れるための条件)
Re: FPGAでディレイ >>>保証なし(FPGAの内部遅延をTiming Analyzerの解析結果と実測値から考察)
クロック用パッドとBUFGの関係(再度コンパイルすると、CLK入力からBUFGMUXまでの経路がぜんぜん違ってしまうことがあるので注意、FPGA Editorの図とかで説明)
BUFGMUXの配置方法(グローバルクロック配線がかち合わないように自分でBUFGMUXをフロアプランする方法。Virex2でクロックを十数個使う場合は、Placerにお任せではうまくBUFGMUXを配置してくれない場合があるようだ。)
Virtex2, Virtex2proのIOBのクロック配線の制約(これを考慮しないと後で泣きを見ます。どこかの大手代理店も考慮をしなかったため、DDRのDMが使用不能になったこともあるそうです)
DDR SDRAMのDQS信号でデータをサンプルする方法1(DDR SDRAMのデータをFPGAで受け取る場合に、DQSをクロックとして受け取る方法を行うときに、DQSをグローバルクロックを使用しないで受ける)
クロックを遅延する方法(グローバルバッファに入る前にクロックを内部の論理素子で遅延する方法。MUXF5プリミティブやLUT3プリミティブを使用)
Spartan3Eの入力用プログラマブル遅延素子(Spartan3Eの入力用プログラマブル遅延素子のうちIOB内蔵のFF用の遅延素子について考察。 IFD_DELAY_VALUE を変更して各タップの遅延量を Timing Analyzer で確認)
Spartan3Eの入力用プログラマブル遅延素子2(Spartan3Eの入力用プログラマブル遅延素子のうちIOBの外への出力信号の遅延素子について考察。 IBUF_DELAY_VALUE を変更して各タップの遅延量を Timing Analyzer で確認)
Spartan3Eの入力用プログラマブル遅延素子(おまけ)(Spartan3Eの入力用プログラマブル遅延素子(おまけ)はDCMを使ってインプリメントしてみた。 )
DCMを使わないクロックを使いIOB内のFFでデータを受ける(DCMを使わないクロックを使いIOB内のFFでデータを受けたときの入力端子のセットアップ時間について)
  1. 2007年09月22日 10:28 |
  2. カテゴリ別の目次
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
https://marsee101.blog.fc2.com/tb.php/587-3d13a1a8
この記事にトラックバックする(FC2ブログユーザー)