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”Virtex5のお勉強”の目次

Virtex5のお勉強(Virtex5を勉強してみようと思い立った)
Virtex5のお勉強(PLLのテスト)(Virtex5のPLLをテストした。Coregenのウィザートで生成。インプリメントして、Timing Analyzerで静的タイミング解析を行った)
Virtex5のお勉強(PLLのテスト2)(Virtex5のPLLをシミュレーションしてみた。ModelSimとVeritakでシミュレーション。ModelSimの波形がおかしかったのだが、理由はライブラリが古かったためでした。新しいデバイスを使うときは、特にModelSimのライブラリも最新にしておきましょう)
Virtex5, Virtex4, Spartan3Eのインプリメント結果(Virtex5, Virtex4, Spartan3EのDDR SDRAMコントローラのインプリメント(MAP)結果を比較してみた。Virtex5は4入力LUTから6入力LUTに変更されているので、LUT数が減っているようだ)
Virtex5, Virtex4, Spartan3Eのインプリメント結果2(分散RAM)(Virtex5, Virtex4, Spartan3Eの分散RAMのインプリメントの様子をFPGA Editorで比較した)
Virtex5, Virtex4, Spartan3Eのインプリメント結果3(SLICEL)(Virtex5, Virtex4, Spartan3Eのロジックとして使用したLUT(LookUp Table)を比較した。SLICELというスライスの違いをFPGA Editorで比較した)
Virtex5, Virtex4, Spartan3Eのインプリメント結果4(IOBの違い)(Virtex5, Virtex4, Spartan3EのIOBのインプリメントの違いをFPGA Editorで比較した)
  1. 2007年09月26日 19:35 |
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