FC2カウンター FPGAの部屋 ZUBoard 1CG の PYNQ v3.0.1 で自作のガウシアン・フィルタ、メディアン・フィルタとソーベル・フィルタを動作させる2
fc2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

ZUBoard 1CG の PYNQ v3.0.1 で自作のガウシアン・フィルタ、メディアン・フィルタとソーベル・フィルタを動作させる2

ZUBoard 1CG の PYNQ v3.0.1 で自作のガウシアン・フィルタ、メディアン・フィルタとソーベル・フィルタを動作させる1”の続き。

前回は、”RGB 24 ビットの AXI4-Stream データ入出力対応のガウシアン・フィルタを Vitis HLS 2023.1 で作成する2”でガウシアン・フィルタ IP が生成できた。その gaussian_axis_RGB24 IP を”ZUBoard 1CG の PYNQ v3.0.1 で自作のメディアン・フィルタとソーベル・フィルタを動作させる1”のソーベル・フィルタとメディアン・フィルタの回路に追加した。今回は、i3filters ブロック・デザインの axis_dwidth_converter_0 と axis_dwidth_converter_1 に System ILA を追加して、論理合成、インプリメンテーション、ビットストリームの生成を行って成功した。hwh ファイルと bit ファイルが生成された。

Vivado 2023.1 の Source ウインドウで i3filters_i を右クリックし右クリックメニューから Create HDL Wrapper... を選択して、ブロック・デザインの HDL Wrapper を作成した。
zub1cg_pynq_191_230822.png

axis_dwidth_converter_0 と axis_dwidth_converter_1 の S_AXIS と M_AXIS の配線を選択し、右クリックして、右クリックメニューから Debug を選択する。
zub1cg_pynq_193_230826.png

Run Connection Automation をクリックし、Run Connection Automation ダイアログを表示させる。
デフォルトのままOK ボタンをクリックする。
zub1cg_pynq_194_230826.png

axis_dwidth_converter_0 と axis_dwidth_converter_1 の S_AXIS と M_AXIS の配線に system_ila_0 が追加された。
zub1cg_pynq_195_230826.png

PROJECT MNAGER から PROGRAM AND DEBUG -> Generate Bitstream をクリックし、論理合成、インプリメンテーション、ビットストリームの生成を行った。成功だ。
Project Summary を示す。
zub1cg_pynq_196_230826.png

HDL/2023.1/zub1cg/i3filters/i3filters.gen/sources_1/bd/i3filters/hw_handoff ディレクトリに i3filters.hwh ファイルが生成された。
zub1cg_pynq_197_230826.png

HDL/2023.1/zub1cg/i3filters/i3filters.runs/impl_1 ディレクトリに i3filters_wrapper.bit ファイルが生成された。
zub1cg_pynq_198_230826.png
  1. 2023年08月26日 16:25 |
  2. ZUBoard
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
https://marsee101.blog.fc2.com/tb.php/6023-f2951619
この記事にトラックバックする(FC2ブログユーザー)