FC2カウンター FPGAの部屋 Vitis HLS 2023.1 で RGB の各色を n 倍する color_converter_RGB24 IP を作成する3
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Vitis HLS 2023.1 で RGB の各色を n 倍する color_converter_RGB24 IP を作成する3

Vitis HLS 2023.1 で RGB の各色を n 倍する color_converter_RGB24 IP を作成する2”の続き。

Vitis HLS 2023.1 で RGB の各色を n 倍する color_converter_RGB24 IP を作成するということで、前回は、color_converter_RGB24 プロジェクトで C シミュレーションを行った。今回は、C コードの合成を行って、C/RTL 協調シミュレーションをしたが、まだ終了していない。
その後、C/RTL 協調シミュレーションを一度終了して、もう一度やり直したら終了した。
Export RTL と Implementation を行った。

Vitis HLS 2023.1 で RGB の各色を n 倍する Vitis HLS 2023.1 プロジェクトの color_converter_RGB24 で C コードの合成を行った。
color_converter_RGB24_Pipline_LOOP_Y_LOOP_X の Iteration Latency は 2 クロックで、Interval は 1 クロックだった。やはり演算が少ないはずなので、レイテンシは少ないようだ。
zub1cg_pynq_244_230906.png
zub1cg_pynq_245_230906.png

C/RTL 協調シミュレーションを行ったが、まだ終了していない。
zub1cg_pynq_246_230906.png

様子を見てみよう。
終わらないので、一度中止して、もう一度、C/RTL 協調シミュレーションを行ったら終了した。
レイテンシも短く、問題無さそうだ。
zub1cg_pynq_247_230906.png

Export RTL を行った。

Implementation を行った。
zub1cg_pynq_248_230906.png

CP achieved post-implementation は 4.795 ns で問題無さそうだ。
  1. 2023年09月06日 05:02 |
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