ZUBoard 1CG の PYNQ v3.0.1 で自作の 4 個のフィルタを動作させる2

”ZUBoard 1CG の PYNQ v3.0.1 で自作の 4 個のフィルタを動作させる1”の続き。

”Vitis HLS 2023.1 で RGB の各色を n 倍する color_converter_RGB24 IP を作成する2”で作成した color_converter_RGB24 IP を”ZUBoard 1CG の PYNQ v3.0.1 で自作のガウシアン・フィルタ、メディアン・フィルタとソーベル・フィルタを動作させる4”の回路に追加してみようということで、前回は、最初に Vivado 2023.1 の i4filters プロジェクトを新規作成した。また、i3filters プロジェクトでエクスポートしたブロック・デザイン作成 tcl ファイルを元に i4filters ブロック・デザインを作成し、color_converter_RGB24 IP を挿入した。今回は、i4flilters ブロック・デザインのラッパーファイルを生成し、論理合成、インプリメンテーション、ビットストリームの生成を行って成功した。PYNQ で使用する hwh ファイルと、bit ファイルが生成された。

最初に i4flilters ブロック・デザインのラッパーファイルを生成する。
Vivado 2023.1 の Source ウインドウの i4fitlers_i ブロック・デザインを右クリックし、右クリックメニューから Create HDL Wrapper... を選択して、i4filters_wrapper.v を生成した。
i4filters_wrapper.v がトップのファイルとなる。


Flow Navigator -> PROGRAM AND DEBUG -> Generate Bitstream をクリックして、論理合成、インプリメンテーション、ビットストリームの生成を行って、成功した。
Project Summary を示す。


HDL/2023.1/zub1cg/i4filters/i4filters.gen/sources_1/bd/i4filters/hw_handoff/i4filters.hwh ファイルが生成された。


HDL/2023.1/zub1cg/i4filters/i4filters.runs/impl_1/i4filters_wrapper.bit ファイルが生成された。