FC2カウンター FPGAの部屋 Vitis HLS 2023.1 で RGB を HSV に変換する IP を作成する3
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Vitis HLS 2023.1 で RGB を HSV に変換する IP を作成する3

Vitis HLS 2023.1 で RGB を HSV に変換する IP を作成する2”の続き。

前回は、RGB から HSV 色空間に変換する Vitis HLS 2023.1 プロジェクトの RGB24toHSV の C シミュレーションを行った。今回は、C コードの合成、C/RTL 協調シミュレーション、Export RTL、Implementation を行った。

C コードの合成を行った。結果を示す。
ほぼ 1 クロックで 1 出力が出ている。
ループの Iteration Latency が 37 クロックもあるな。。。
zub1cg_i5filters_8_231012.png
zub1cg_i5filters_9_231012.png
zub1cg_i5filters_10_231012.png

C/RTL 協調シミュレーションを行った。結果を示す。
800 x 600 の画像を使用してるので、1 クロックで 1 ピクセル出力に 47 クロックだけ余計だ。
zub1cg_i5filters_11_231012.png

C/RTL 協調シミュレーションの全体波形を示す。
zub1cg_i5filters_12_231012.png

TVALID と TREADY がほとんど 1 なので、問題無さそうだ。

最初のレイテンシは 49 クロックのようだ。
zub1cg_i5filters_13_231012.png

最後のレイテンシは 38 クロックのようだ。これが、実際のレイテンシなのだろう?
zub1cg_i5filters_14_231012.png

Export RTL を行った。

Implementation を行った。結果を示す。
問題無さそうだ。
zub1cg_i5filters_15_231012.png
zub1cg_i5filters_16_231012.png
  1. 2023年10月12日 04:30 |
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