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ZUBoard 1CG の PYNQ v3.0.1 で自作の 5 個のフィルタを動作させる2

ZUBoard 1CG の PYNQ v3.0.1 で自作の 5 個のフィルタを動作させる1”の続き。

RGB24toHSV - HSVConverter - HSVtoRGB24 の各 IP を加えた 5 個のフィルタを動作させたいということで、前回は、Vivado 2023.2 で i5filters プロジェクトを作成し、i4filters プロジェクトでブロック・デザインを出力した i4filters.tcl を i5filters.tcl に改名し、少々手直したあとで、i5filters プロジェクトで動作させてブロック・デザインを作成した。今回は、RGB24toHSV - HSVConverter - HSVtoRGB24 の各 IP を加えたところ、HSVtoRGB24 IP に col_size の入力ポートが付いていたが、これはバグだ。正しくは、AXI4-Liteインターフェースのレジスタになるはずだった。そこで、Vitis HLS 2023.1 を起動して、バグを修正し、もう一度、HSVtoRGB24 IP をブロック・デザインに追加した。論理合成、インプリメンテーション、ビットストリームの生成を行って、成功した。

RGB24toHSV - HSVConverter - HSVtoRGB24 の各 IP を i5fitlers ブロック・デザインに Add IP した。
zub1cg_i5filters_73_231108.png

HSVtoRGB24 IP に col_size の入力ポートが付いているが、これはバグだ。正しくは、AXI4-Liteインターフェースのレジスタになるはずだった。修正する必要がある。
Vitis HLS 2023.1 を起動して、HSVtoRGB24 プロジェクトを開いた。
col_size が axis になっている。ここでミスったようだ。
zub1cg_i5filters_74_231108.png

solution3 を新規作成した。
col_size を s_axilite に変更した。
zub1cg_i5filters_75_231108.png

C コードの合成を行った。結果を示す。
zub1cg_i5filters_76_231108.png
zub1cg_i5filters_77_231108.png

Export RTL を行った。Implementation も一緒に行われた。結果を示す。
zub1cg_i5filters_78_231108.png

問題無さそうだ。

Vivado 2023.2 に戻って、i5filters ブロック・デザインから HSVtoRGB24 IP を削除した。
zub1cg_i5filters_79_231108.png

i5filters プロジェクトの HSVtoRGB24 ディレクトリのファイルを削除して、先程合成した Vitis HLS 2023.1 の HSVtoRGB24 プロジェクトの solution3/impl/export.zip を展開して、i5filters プロジェクトの HSVtoRGB24 ディレクトリに入れた。
Vivado 2023.2 の i5filters プロジェクトで、Refresh IP Catalog が表示されたので、クリックした。
もう一度、Refresh IP Catalog が表示されたので、クリックした。
zub1cg_i5filters_80_231108.png

再度、i5filters ブロック・デザインに HSVtoRGB24 IP を Add IP した。
zub1cg_i5filters_81_231108.png

Address Editor 画面を示す。
zub1cg_i5filters_82_231108.png

Sources 画面をクリックし、i5filters_i ブロック・デザインのインスタンスを右クリックし、右クリックメニューから Create HDL Wrapper... を選択して、i5filters_wrapper.v ファイルを生成した。
zub1cg_i5filters_83_231108.png

Flow Navigator -> PROGRAM AND DEBUG -> Generate Bitstream をクリックし、論理合成、インプリメンテーション、ビットストリームの生成を行って、成功した。
Project Summary を示す。
zub1cg_i5filters_84_231108.png
  1. 2023年11月09日 05:17 |
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