FC2カウンター FPGAの部屋 ”XyloniボードへのSapphire SoC実装とファームウエア開発プロジェクトの構築”の”Sapphire SoC の 実装”をやってみる2
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”XyloniボードへのSapphire SoC実装とファームウエア開発プロジェクトの構築”の”Sapphire SoC の 実装”をやってみる2

”XyloniボードへのSapphire SoC実装とファームウエア開発プロジェクトの構築”の”Sapphire SoC の 実装”をやってみる1”の続き。

XyloniボードへのSapphire SoC実装とファームウエア開発プロジェクトの構築”の”Sapphire SoC の 実装”をやってみようということで、前回は、Windows 11 のパソコンで、Efinity を起動して、xyloni_sapphire プロジェクトを作成した。そして、RISC-V プロセッサの IP である SapphireSoC IP を生成した。今回は、Verilog HDL ファイルや制約ファイルをインポートして、論理合成、Place & Route、ビットファイルの生成を行った。

SapphireSoC IP を生成したときに生成された T120F324_devkit の Verilog HDL ファイルを xyloni_sapphire プロジェクトにコピーして、プロジェクトに加える。

左のウインドウの Project タブの xyloni_sapphire -> Design を右クリックし、右クリックメニューから Add を選択した。
Efinity_217_240415.png

Open ダイアログが表示された。
C:\Users\marse\Documents\HDL\Efinity\xyloni_sapphire\ip\SapphireSoC\T120F324_devkit フォルダの top_soc.v を選択した。
File Option の Location の Copy to Project のチェックボックスをチェックした。
Open ボタンをクリックした。
Efinity_218_240415.png

top_soc.v が 左のウインドウの Project タブの xyloni_sapphire -> Design に加わった。

次に制約ファイルを xyloni_sapphire プロジェクトにコピーして、プロジェクトに加える。

左のウインドウの Project タブの xyloni_sapphire -> Constraint を右クリックし、右クリックメニューから Add を選択した。
Efinity_219_240415.png

Open ダイアログが表示された。
C:\Users\marse\Documents\HDL\Efinity\xyloni_sapphire\ip\SapphireSoC\T120F324_devkit フォルダの constraints.sdc を選択した。
File Option の Location の Copy to Project のチェックボックスをチェックした。
Open ボタンをクリックした。
Efinity_220_240415.png

constraints.sdc が左のウインドウの Project タブの xyloni_sapphire -> constraint に加わった。
Efinity_221_240415.png

Dashboard の Synthesize ボタンをクリックして、論理合成、Place & Route、ビットファイルの生成を行った。

ビットファイルの生成まで終了したが、Unassigned Core Pins が 71 個ある。
Efinity_222_240415.png
  1. 2024年04月15日 04:28 |
  2. Xyloni Development Kit
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