アドバンスドFPGA設計セミナ２日目

今日も新宿のXilinxのトレーニングに行ってきた。
今日のお題は

・RPMの演習
・Virtex2のグローバル・クロックバッファの配置
・インクリメンタルデザイン、モジュラーデザイン、フロアプランナー
・FPGAエディタの使い方

RPMは何に使うのかと思っていたら、演習は回路をコンパイル後にクリティカルパスをRPMにして、タイミングの改善を図るというものだった。UCFを手で編集して、クリティカルパスを短くするように相対配置を考えるという、結構不毛な物。そんだったらフロアプランナーで、クロスプローブして動かしたほうが良くない?　もしRPM書くなら、少なくとも手で書くより、フロアプランナーでGUIでかいた方が良さそう。おまけに余りタイミング改善されなかった。こっちがよければあっちがだめ。もぐらたたき風。
Virtex2のグローバル・クロックバッファの配置は、V2-3000で10個グローバルバッファを使ったことがあって、その時苦労したので、思い出しながらやった。結構簡単。
インクリメンタルデザインは、C言語のmake見たいに、直した回路ブロックだけインプリメントして、その他のブロックは前のインプリをコピーするというもの。そのためには、回路ブロックをしっかりフロアプランしないといけない。
FPGAエディタの使い方は、前から知りたかったので、面白かった。ネットを指定して、配線遅延を見るやり方や、LUTの論理式なども見えたり、編集も出来た。配線なども出来るし、なかなか良いツールなのだ。
今回、セミナでやったわけではないが、高速回路のHDLソースの書き方について、気がついたことがある。やっとアプリ・ノートがあんな書き方していたのか、わかった気がする。ツールでは、PACEやFPGAエディタもなかなか使えるし、後でブログにやり方を書こうかなとも思う？