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FPGAの部屋

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Floorplan Editor

XilinxのVirtex5LX30で、ISE9.2SP3を使って、Timing AnalyzerからFloorplannerでクロスプローブを使おうとしたら、ISEに統合されているのか見つからない。おかしいなと思いながら、Timing AnalyzerのAuto generated Desin Constraints Analysis Report のネット名をクリックしてみたら(キャプチャ図1)、何かPlanAhedみたいな画面が立ち上がった(キャプチャ図2)。えー、これ何と思っていたら、どうやらVirtex5, Virtex4, Spartan3AはFloorplan Editor?になったようだ。まったく知らなかった。
普段はレガシー・デバイスなので、PACEやTiming Analyzer単体からFloorplannerでクロスプローブできていたので、まったく気づかなかった。
Floorplan_Editor_1_071029.png
(キャプチャ図1)

Floorplan_Editor_2_071029.png
(キャプチャ図2)

Floorplan Editor?は配線のスタートとエンドを緑色の四角と赤の四角で示すようだ。カーソルをポイントすると、ディレイが示される。スライスの中の内容も見える。なかなかよさそうだが、今のところ配置配線が見えるだけで、バックアノテートして、再配置する方法がわからない。
ちなみに、使っているプロジェクトはスパルタン3用のLCD表示用回路だ。
これから、いろいろいじってみたいと思う。

明日、Virtex5のセミナに行く予定なので、聞いてみようと思う。

2007/10/30 : セミナで聞いてきました。ISE9.1からFloorplan Editorになっているそうです。バックアノテートして、再配置はできないそうです。見るだけとのことでした。
  1. 2007年10月29日 19:37 |
  2. その他のXilinxのツールについて
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