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Virtex5 LXおよび LXT デザインのセミナ受講

昨日は、東京、大崎に行って、Virtex5 LXおよび LXT デザインのセミナを受講してきた。
大崎は再開発されていて大きなビルが立ち並んでいた。大崎は学生のころ養老の滝でよく飲んでいたので、変わりようにびっくりした。(30年近く前?)
セミナの内容は、Virtex5の内部構造に関することで、まあ大体これまでの勉強でわかっていたことが多いが、勉強になることもあった。下に書いてあるのが、勉強になったところ。

1.PLLの特徴を学べたこと。PLLのVCO周波数の決定方法やM, D, O値の決定方法を学べた。
2.DCM、PLLのカスケード接続。これについては、ユーザーズマニュアルで確認の必要がある。
3.36kbit BRAM/FIFOは18kbit のBRAMとFIFOに分割して使える。前に36kbit BRAMでVirtex4に比べて数が半分と聞いたのだが、分割すれば大丈夫?
4.DSP48Eスライス。まったくDSPスライス使ったことがなかったが、ALUモードがついたので、プロセッサを作るときにALUとして使えるかも?と思った。もちろんDSPとしても使える。使い方も演習で学んだ。といっても、あまり訳がわからなかった。これは専用のユーザーズマニュアルがあるそうなので、そっちで勉強の必要あり。

ブログにコメントを頂いている山猿さんとお会いできて、いろいろなお話ができて、楽しかった。また、機会がありましたら、お願いします。
今度は11月15日にET2007に行く予定です。
  1. 2007年10月31日 05:16 |
  2. その他のFPGAの話題
  3. | トラックバック:0
  4. | コメント:2

コメント

おつかれさまでした

おつかれさまでした。
ちょっと眠かったんですが、Virtex5の特徴をつかむのにはよかったですね。

DSPブロックはDSPとして使う以外に、隠しわざとして?レジスタの代わりに使うこともできます。シフトレジスタとか最適ですね。

ET2007も行く予定なので、またお会いできればいいですね。

山猿。
  1. 2007/11/02(金) 00:54:17 |
  2. URL |
  3. 山猿 #L8qX7C.g
  4. [ 編集 ]

こんにちは。山猿さん、セミナではありがとうございました。
楽しい時間をすごすことができました。
確かに、食事の後は眠かったです。
ET2007は、結構セミナを入れてしまっているのですが、時間が合えば、また、お会いしてお話してみたいです。そのときは、よろしくお願いします。
  1. 2007/11/02(金) 05:21:28 |
  2. URL |
  3. marsee #-
  4. [ 編集 ]

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