FC2カウンター FPGAの部屋 ISERDESのお勉強の続きのその後
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

ISERDESのお勉強の続きのその後

”ISERDESのお勉強の続き1”で書いたVerilogコードはシミュレーションで動作しないことがわかったので、11月27日に修正した。
ISERDESの属性のNTERFACE_TYPE = "MEMORY";にしておくと、OCLKにクロックを入れないと動作しないようだ。よって、INTERFACE_TYPE = "NETWORKING"; に修正した。このままだとMAPでエラーが出るので、BITSLIP_ENABLE = "TRUE"; に修正した。もう”ISERDESのお勉強の続き1”は修正してある。
シミュレーションで気がついたが、ビット列の並びが合わない。これはCE1,CE2ともイネーブルだし、同期を取っていないので、当たり前といえばあたり前田とおもう。(古いギャグですみません。クラッカーですね)
これが"NETWORKING"ということなんだろうと思う。ちょうど都合がいいので、bitslipを使用して同期を取ろうと思ってやってみている。大体同期が取れそうだ。
DDR2-SDRAMのリードデータを受けるときにも、このような感じでも良いと思うのだが、”XAPP721 - ISERDES と OSERDES を使用した高性能 DDR2 SDRAM インターフェイスのデータ キャプチャ (日本語版) (PDF)”を見ると NTERFACE_TYPE = "MEMORY"; で使ってOCLKにクロックを入れて使っているようだ。やはり、もう少しISERDESの研究が必要のようだ。
それにしても、ISERDESとOSERDESの情報が少ない。ブロック図、タイミングチャートがユーザーズマニュアルにもない。どこかに情報があるのだろうか? 情報があるのを知っている方は、よろしければ教えてください。

2007/11/29 追記:ISERDESの1:8のSDRのタイミングチャートがユーザーズマニュアルにあったが、このタイミングチャートだとすると、今やっている1:10のDDRのタイミングと合わない気がする。1:8のSDRで正しいかどうかを検証したほうが良いかもしれない。とりあえず、今日くらいに現状をブログに書こうと思う。
  1. 2007年11月28日 08:27 |
  2. Virtex4のお勉強
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
https://marsee101.blog.fc2.com/tb.php/667-f5e05f01
この記事にトラックバックする(FC2ブログユーザー)