FPGAの非同期リセットと同期リセットの比較

hypermacさんに教えていただいたXcell Journal Issue 55の”デザインパフォーマンス向上のためのHDL コーディング法”を見ると非同期リセットを使うと論理合成ルールでの推論（SRL16、BRAM）やロジックの最適化を妨げる場合があるとのことだった。
私は、SRL16やBRAMはプリミティブをインスタンシエーションしているので問題ない。しかし、ロジックの最適化は気になるところである。
とりあえず、デザインパフォーマンス向上のためのHDL コーディング法のVerilog Sample #2をSuzakuに載っているVirtex4FXでやってみることにした。Xell Journal のVerilogコードと同一だが、一応、コードを載せておく。

`default_nettype none
`timescale 1ns / 1ps

module reset_test(clk, reset, a, b, c, d, e, q);
    input clk;
    input reset;
    input a;
    input b;
    input c;
    input d;
    input e;
    output q;
    wire clk, reset, a, b, c, d, e;
    reg q;
    
    always @(posedge clk)
        if (reset)
            q <= 1'b0;
        else
            q <= a | (b&c&d&e);
endmodule

論理合成すると下のようになった。


ここでは普通の論理合成結果になった。”デザインパフォーマンス向上のためのHDL コーディング法”の”図2　より柔軟なLUT の推論”とは違っている。これをインプリメントして、FPGA Editorで見るとこうなった。


入力aがFFのREVに入っていて、その他のロジックは1つのLUTですんでいる。よって、”図2　より柔軟なLUT の推論”と同様になった。これはMAPでやっているのだと思う。1つのSLICEのみ使用している。ちなみに、デフォルトのままだとOLOGICのFFを使ってしまうので、IOBのFFを使わないようにUCFに書いた。

INST "q" IOB = FALSE;

比較のために非同期リセットにしてやってみた。Verilogコードのうちのalways@ をこう変更した。

always @(posedge reset, posedge clk)

論理合成の結果は、同期リセットと変化がなかった。その後、インプリメントして、同様にFPGA Editorで見てみた。


同期リセットの時には、１つのLUTとFFのみ使用したが、非同期リセットの時には2つのLUTとFFを使用している。
”デザインパフォーマンス向上のためのHDL コーディング法”で言われているように同期リセットだとロジックと遅延を低減する効果があるようだ。

hypermacさん、教えていただいて、ありがとうございます。SLICE内のFFに同期リセットオプションがあるのを知りませんでした。これだったら、もしクロックが安定しなくて、変なステートに行っても確実にリセットがかけられますね。
もうちょっと複雑な回路を同期リセットと非同期リセットでどうなるか？比べてみようと思います。