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System Verilogセミナー(アサーションコース)に行ってきました

その前にfpga-lab.orgさんの2007年12月12日付の徒然日記でChipScopeのことで感謝されていたようだが、なんかやったんだっけ?覚えがない。ぼけてしまったか?BUSのことかな?
fpga-lab.orgさんのChipScopeのTokenのやり方のほうが役に立つ気がする? それでも面倒なので、ステート名にしたことはないのだけれども。。。

System Verilogセミナー(アサーションコース)に行ってきました。
最初の日は4時起きでしたといっても、いつもその30分くらい遅い時間に起きているんですが。。。その日もWii Fitをやってから、6時40分ころ家を出て、7時15分のTXに乗っていきました。そうしたら、9時15分ころ新横浜についちゃいました。少し迷ったんですが、無事にHDラボにつきましたが、ちょっとまだ始まるには早いです。中に入って待たせてもらいました。
セミナの受講者は8人、うち2人が若い女性でした。これにはびっくり、女の人がいるとは思いませんでした。(女性蔑視ではありません。女性が極端に少なく、展示会などでも、呼び込みの人を除いて、あまり女性を見たことがなかったからです)
いよいよ、アサーションの講義が始まりました。本を読んでいたので、大体アサーションの概念については予習が出来ているつもりです。でも、本を読んでいると眠くなってしまうので、構文が頭に入りません。セミナに行けば、いやでも頭に入るだろうと思ったのですが、眠くて仕方がありません。誤算でした。。。
でも、薄れ行く意識をかろうじてつなぎとめながら聞いてきました。
結局、PCIインターフェースなどで、FRAME#をアサートしたら、4クロック以内にDEVSE#をアサートするというルールを書いて、それをVerilogファイルの動作と比べるもののようです。こんな感じで、 !FRAME |-> ##[1:4] !DEVSEL (自信ないですが。。。)
こういうのを入れておいて、修正したときに、今までうまく行っていた所が、修正してもすべてうまく行っているというの確認したいと常々思っていました。こちらを直したは良いが、ほかのところに影響が及んでいないかをチェックするのが目視では大変すぎます。
結局、いい勉強になったと思っています。
そういえば、エディタはVIでやれとのことでしたが、VIを使ったのは遠い昔、コマンドはかろうじて、i, a, o, O, A, :w, :q ! 位は覚えていたので、何とかなりましたが、使いづらいのなんのって。。。 QuestaSim(ModelSimの上位版?)のエディタでやってしまいました。操作は基本的にModelSimなんで慣れていたので良かったです。アサーションも見えますし、なかなか良いですね。(持っていないですが。。。)
QuestaSimを買えない場合は、PSLででもやろうかなと思っています。
感想は、SystemVerilogのアサーションの片鱗を見ただけでも良かったと思っています。演習もかなりあったし、これは眠気防止にとても役立ちました。
演習では、アサーションを書いたのですが、昔のUNIXのsedやawkの正規表現みたいだし、私は、これが苦手でしたね。でも、大体感じはつかめたからやってみたいと思っているんですが、入れるのに時間がかかりますね。まだ、テスト段階では入れられないですね。
まずはやるとしたらPCI-Xのプロトコル部分に入れようと思っています。

仕事では、いろいろな事情で休んでいたPCI-Xのボードのスプリット応答とスプリット完了に手をつけ始めまして、いまやっていますが、今のやり方ではどうもだめなようです。また、近いうちにレポートしたいと思います。
趣味の方ではDDR2ですね。これは意外とDDRに近いので、そんなに苦労しないで出来るのかな?と思っています。それでもテストする周辺をSUZAKU上に作らないといけないし、それからですね。
それより前に、もう一度非同期リセットと同期リセットのインプリメントの違いを検証してみたいと思っています。

なんか、乱文になってしまったようです。疲れているので平にご容赦を。。。(家から往復6時間でした)
  1. 2007年12月14日 22:26 |
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