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ISE10.1iのChipscope Proチュートリアル1 (Verilog版DDR SDRAMコントローラのテスト回路)

Verilog版DDR SDRAMコントローラはシミュレーションによるテストは実行したが、実際にSpartan3E Starter Kitの実機テストは行っていなかったので、テスト回路を作ってみた。。これは、Verilog版DDR SDRAMコントローラにバースト・書き込みをしてから、バースト・読み出しをして書き込んだデータと比較し続けるというテスト回路だ。GO、NGの判定はLEDだけなので、Chipscope Pro(以下 Chipscopeとする)を組み込んで、どんなデータでエラーが起きたのか調べることにした。Chipscopeは60日間お試しで使えるので、インストールして使うことにした。このついでに、fpga-labさんのChipscopeのチュートリアルが消えてしまったようなので、自分でチュートリアルを書くことにした。
ISEとChipscpeのバージョンは10.1を使用する。

最初にISEのSourcesペイン内で右クリックする。メニューが出てくるので、New Source... を選択する。
Chipscope_tutorial_1_080330.png

New Source Wizard - Select Source Type ダイアログが出てくるので、Chipscope Definition and Connection File を選択して、File name を入力して Next > ボタンをクリック。
Chipscope_tutorial_2_080330.png

New Source Wizard - Associate Source ダイアログが開くので、Chipscopeをどのソースファイルにかけるかを選らぶ。トップのファイル、ここではDDRtestを選択する。
Chipscope_tutorial_3_080330.png

New Source Wizard - Summary が開く。内容を確認して Finish ボタンをクリック。
Chipscope_tutorial_4_080330.png

これで、SourcesペインにChipscopeのファイルが入った。
Chipscope_tutorial_5_080330.png

次に、この DDRtest_cs_test.cdc をダブルクリックして設定を始めよう。
Chipscope Pro Core Inserter ウインドウが開く。
Chipscope_tutorial_6_080330.png

Next> ボタンをクリックする。

とりあえず今日はここまでにする。

Chipscope Proには Core Inserter と Core generator があって、Core Inserter は論理合成した後のネットリストにプローブして波形を見る方法。
Core Generator は Chipscope コアを生成して、それをソースファイルとつないでプローブする方法という認識だ。
Core Inserter は何といってもお手軽にプローブできるが、Core Generator はソースを改造する必要がある。
Core Inserter の欠点は中間ノードがなくなってしまうか、または名前がわからなくなること。Core Generator の欠点はソースファイルとつなぐので面倒で、ソースファイルの書き換えが必要なこと。
Core Inserter の利点はお手軽なこと。今回のチュートリアルはこれを使用している。Core Generator の利点は、中間ノードがなくならずに見えることだ。
といっても、Core Generator は使ったことがないので推測である。注意されたい。

ISE10.1iのChipscope Proチュートリアル2 (Verilog版DDR SDRAMコントローラのテスト回路)に続く。
  1. 2008年03月31日 21:31 |
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