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内部クロック1.5GHzの超高速非同期FPGA

@eleのcpu_fanさんの日記を読んでいたら、”Achronix、1.5GHzの内部クロック周波数を実現したFPGAを製品化”というマイコミジャーナルへのリンクがあった。
これは、このブログの”FPGAカンファレンス2008(東京)に行ってきた”で書いた熊本大学大学院教授 末吉 敏則先生の「やわらかいハードウェアを取り巻く最新技術動向とその基礎知識」で紹介されていた新しいFPGAベンダのFPGAだ。
そうか日本で発表されたんだ。Achronix Semiconductor社のサイトにも超高速非同期FPGA、speedstarProduct BreifDatasheetACEというツールのProduct Breifが公開されていた。
ちょっとデーターシートを見てみたが、非同期通信をする内部のファブリックとグローバルクロックがある外枠のフレームに別れているとのこと。DDR? SDRAMのインターフェースや10.3Gbpsや5GbpsのSDRDESなどがフレームのところに入っているようだ。
うまく使えれば超高速な回路が作れるのかも?

新しいアーキテクチャのFPGAはツールを作るのが大変だと思うが、ACEのProduct Breifを見ると論理合成はSynplify Pro で行うようだ。ACEというツールはPlace & Route などを行う。シミュレーションはModelSimで行うようになっている。

ともかくこれからが楽しみなFPGAが出てきたようだ。ちゃんとうまく量産できるか?性能が出るかが楽しみ。
  1. 2008年09月19日 05:56 |
  2. その他のFPGAの話題
  3. | トラックバック:0
  4. | コメント:2

コメント

こんばんわ。
 うーん、どうなんですかね~。周波数もダイ・サイズも大きくなってくると、グローバル・クロックを各部にスキューやジッタなく供給するのは段々難しくなりますし、特に、ユーザーが何を仕込むか分からないFPGAでは、回路にあわせてスキューの最適化・・・、と言う手法も難しいですから、この手の考えが有効になるのは分かります。が、実質的には回路中にF.F.を細かく入れて、パイプライン段数を増やすことに相当すると思いますから、クロックは上がっても、その分遅延は増加するというか、データが単に右から左に流れるような回路仕様ではスピードを出せても、フィード・バックされるような回路仕様では、似たようなものなんじゃないでしょうか?
  1. 2008/09/21(日) 00:37:31 |
  2. URL |
  3. くり #mQop/nM.
  4. [ 編集 ]

くりさん、こんにちは。

確かにパイプラインには有効でも、その他の回路はどうだか興味があります。
超高速になっていくと、ANDがあったとして、片方の入力のパイプライン段数ともう片方のパイプライン段数があわせるのが難しいのではないかと?
P&Rに負担がかかるでしょうから、ツールを作るの難しくなるのでは?と思います。その点でもどの程度の完成度があるのか楽しみです。
  1. 2008/09/21(日) 05:50:22 |
  2. URL |
  3. marsee #-
  4. [ 編集 ]

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