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FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

Place & Route時間

今日、Virtex2pro、xc2vp50-6ff1152 で回路を133MHz動作させようとしている。ISEは9.2iを使用している。
現在のところNumber of Slice Flip Flops は21%、Number of 4 input LUTsは31%、Number of bonded IOBsは99%だ。Place & Route Proberties は下の値でやっている。

Overall effort level (-ol): High
Placer effort level (-pl): High
Placer cost table entry (-t): 1
Router effort level (-rl): High
Extra effort level (-xe): Continue


この状態で、今までPlace & Route に5時間かかっていたのだが、今日、FFを間に挟んで、クリティカルパスを潰したら10分になってしまった。Extra effort level (-xe): Continue (つまりExtra Effort = Continue on Impossible) だと、タイミングの向上が見込めないところまで配置配線をするそうなので、これで長くなっていたのかもしれない。
やはり、クリティカルパスを潰すのが肝心だと実感した。
今回はツボにはまったのかもしれないが、P&Rに長い時間がかかっている方は、一度試されることをお勧めします。

2008/11/14 後日談:
10分で終了するのはとてもよかったのだが、VHDLソースを変更しても、FPGA Editorで見ると変更されていない状態になってしまった。DCMの位相シフト値を変更してもFPGA Editorで見ると変更されていなかった。
なにかISEがおかしい状態になってしまっていたようだ。VHDLファイルを修正すると、Project Navigator はオレンジ色の?を出していたのだが、やってみると変更されていない。
結局、Project メニューからCleanup Project Files を選択したら、修正が適用されるように復帰した。
何か、おかしくなっていたようだった。
しかし、また5時間程度のコンパイル時間に逆戻りでがっかり。SmartGuide もエラーになるし。。。

皆さん、ガセネタを書いてしまって申し訳ありませんでした。私のブログにはガセネタもあると思うのでお気を付けください。わかったら、すぐに訂正するつもりです。
  1. 2008年11月12日 17:20 |
  2. Xilinx ISEについて
  3. | トラックバック:0
  4. | コメント:4

コメント

時間

P&Rで10時間以上ってことが、、
あの時は3.1だったかな?
  1. 2008/11/13(木) 00:25:54 |
  2. URL |
  3. けむり #-
  4. [ 編集 ]

けむりさん、こんにちは。

私も昔はAlteraのツールですが、2日くらいやっていたことがあります。
  1. 2008/11/13(木) 13:06:07 |
  2. URL |
  3. marsee #-
  4. [ 編集 ]

P&Rが試行錯誤する作業をさせないようにクリティカルパスを減らすのが大事ってことですな~
規模の大きい回路だとより効果が期待できそうですね
これからの設計の参考にさせていただきます^^
  1. 2008/11/13(木) 17:09:37 |
  2. URL |
  3. sue #-
  4. [ 編集 ]

けむりさん、sueさん、ごめんなさい。

どうやら、違っていたみたいです。記事を書き直します。
  1. 2008/11/14(金) 13:07:44 |
  2. URL |
  3. marsee #-
  4. [ 編集 ]

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