FC2カウンター FPGAの部屋 IBUFDSからDCMまでの配線(Virtex2, Spartan3シリーズ編)
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

IBUFDSからDCMまでの配線(Virtex2, Spartan3シリーズ編)

うちのボードのクロック・ジェネレータはLVPECLレベルで出ているので、FPGA(xc2vp50-6ff1152)で受けるときには、IBUFDS(Differential Signaling Input Buffer with Selectable I/O Interface) で受けている。その信号を4つのDCMの入力に分配しようとした。
クロックの入力パッドは、チップの下の位置、DCMはチップの右上、左上、右下、左下にある。それをFPGA Editorで見てみよう。(Worldウインドウ)
IBUF_1_081114.png
クロックの入力パッド

IBUF_2_081114.png
4つのDCMの位置

クロックの入力パッドから各DCMまでの配線はこうなっている。
IBUF_3_081114.png

FPGA Editorのdelayボタンでそれぞれの配線遅延を測った。

クロックの入力パッドから左上のDCMまでの配線遅延は4.073ns
クロックの入力パッドから右上のDCMまでの配線遅延は5.541ns
クロックの入力パッドから左下のDCMまでの配線遅延は0.513ns
クロックの入力パッドから右下のDCMまでの配線遅延は0.512ns


やはり、上側のDCMまでの配線遅延が相当大きい。クロックバッファおよび配線ではないく、通常のロングラインなどの配線を使用しているからだと思う。

右上のDCMのクロックパス・ディレイのTiming Analyzer 解析結果を下に示す。長いDCM入力配線遅延のためか?(ピンクの四角で囲った部分)クロックパス・ディレイが4.843ns となっている。
IBUF_4_081114.png

右下のDCMのクロックパス・ディレイのTiming Analyzer 解析結果を下に示す。ピンクの四角で囲った部分がクロックパッドからDCM入力までの配線遅延。こちらは、-0.460ns とほぼ入力クロックの位相に近い。
IBUF_5_081114.png

ここで、右上のDCMのクロックパス・ディレイはFPGA Editor での値とTiming Analyzer での値が一致しているが、右下のDCMの値は一致しない。どういうことだろうか?これはよくわからないが大体近い値だ。

やはり、クロックパッドのFPGAチップでの位置とDCMの位置は近いほうが良いと思う。
もし、IBUFで受けたクロックをFPGAチップの広い範囲に回す時にはいったんBUFGを入れたほうが良いと思う。そうは言っても、このFPGAではもうBUFGが足りないのだが。。。その場合はいったんどこかの1倍出力のDCMで受けてそこから、回すしかない。そうするとジッタは増えるだろうが、V2proならば大丈夫だろう?たぶん。。。
こうしてみるとBUFGをたくさん使う用途にはVirtex4以上がほしいと思った。
  1. 2008年11月14日 12:33 |
  2. FPGAチップ内の配線方法
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
https://marsee101.blog.fc2.com/tb.php/953-f23a5874
この記事にトラックバックする(FC2ブログユーザー)