FC2カウンター FPGAの部屋 Place & Routeラインタイムの変化
FC2ブログ

FPGAやCPLDの話題やFPGA用のツールの話題などです。 マニアックです。 日記も書きます。

FPGAの部屋

FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。Xilinx ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。

Place & Routeラインタイムの変化

”Place & Route時間”で勘違いを書いてしまって申し訳なかった。
依然として、Place & Routeのランタイムに長い時間がかかっているのは事実だった。これを何とかしたい、何とかしないと効率が悪すぎるということで、いろいろやってみた。
FPGAチップのデータはVirtex2pro、xc2vp50-6ff1152 で回路を133MHz動作させようとしている。現在のところNumber of Slice Flip Flops は21%、Number of 4 input LUTsは31%、Number of bonded IOBsは99%だ。
現在、主に使っているのはISE9.1i SP3(サービスパック3)、ちなみにSP4は”Xilinx ISE9.2 SP4の不具合?(Synplify Pro使用)”のため使用できない。
最初にインプリメントした時のPlace & Routeにかかった時間は下の通り。

Total REAL time to PAR completion: 7 hrs 8 mins 15 secs
Total CPU time to PAR completion: 6 hrs 41 mins 16 secs

Peak Memory Usage: 822 MB


次にSmartGuide をONにしてからインプリメントして、その後、VHDLソースの一部を修正して、2度目にインプリメントした時の時間は下の通り。

Total REAL time to PAR completion: 6 hrs 38 mins 54 secs
Total CPU time to PAR completion: 6 hrs 18 mins 13 secs

Peak Memory Usage: 806 MB


余り有意な差がなかった。
次にISE10.1i SP3を使って、プロジェクトを変換してインプリメントしてみた。

Total REAL time to PAR completion: 1 hrs 31 mins 50 secs
Total CPU time to PAR completion: 1 hrs 25 mins 55 secs

Peak Memory Usage: 817 MB


なぜか?だいぶ早くなっている。
次に、クロックを倍速にしたのに、シリアルのボーレート用クロックの分周比の変更を忘れたので、それを変更してインプリメントしてみた。

Total REAL time to PAR completion: 2 hrs 24 mins 41 secs
Total CPU time to PAR completion: 2 hrs 16 mins 25 secs

Peak Memory Usage: 813 MB


今度は、以前より1時間余計にかかるようになってしまった。どうもランタイムは一定しないようだ。
でも、この回路ではISE9.1i SP3よりもISE10.1i SP3のほうがPlace & Routeのランタイムが短い。
  1. 2008年11月21日 12:30 |
  2. Xilinx ISEについて
  3. | トラックバック:0
  4. | コメント:0

コメント

コメントの投稿


管理者にだけ表示を許可する

トラックバック URL
https://marsee101.blog.fc2.com/tb.php/958-34e8e434
この記事にトラックバックする(FC2ブログユーザー)